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[参考译文] TPS54824:如何驱动 TPS54824的 EN 引脚以及 UVLO 和定序操作的可能性

Guru**** 2387080 points
Other Parts Discussed in Thread: TPS54824
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/656581/tps54824-how-to-drive-the-en-pin-of-tps54824-and-possibility-of-uvlo-and-sequencing-operation-at-same-time

器件型号:TPS54824

您好!

问题1. 有必要使用开漏配置驱动 TPS54824的 EN 引脚、还是只需正常 GPIO 即可?

问题2. 我计划从 UC/FPGA 的 GPIO 驱动'EN 引脚'。 GPIO 不是开漏引脚。 我无法确保 GPIO 在初始上电期间或复位期间接地。GPIO 可能处于
      上电或复位期间的高阻抗状态。 但我需要确保 TPS54824在 GPIO 处于高阻抗状态时不导通。只有在 GPIO 处于逻辑状态时、降压转换器才必须导通
      高电平(3.3V)。

     要满足上述要求、所附图像中显示的配置是否足够?
     跳线位置2&3:TPS54824将在具有电压分配或网络的12V 输入电源下默认启用
     跳线位置1&2:TPS54824将根据微控制器的定序控制来启用(3.3V 逻辑)


      

问题3. 是否可以使用 EN 引脚同时实现 UVLO 功能和定序开/关?

提前感谢
Deepak V

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Deepak、您好!

    TPS54824在 EN 引脚上有一个内部上拉电阻器。 您必须主动拉低 EN 以禁用器件。 如果 EN 控制为高阻态、则当输入电压升至 UVLO 以上时、tpS54824将导通。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 John Tucker:

    感谢您为 TPS54824提供支持。

    根据您的回复、我知道如果 VIN 引脚上的输入电压通常上升到阈值4.1V 以上、则 EN 引脚悬空将启用 TPS54824。

    用于开启器件的 EN 引脚阈值电压为1.2V。

    我的要求是确保 TPS54824在 UC/FPGA 的正常(非漏极开路) GPIO 将 EN 引脚驱动至高电压(3.3V)之前不会导通。

    因此、对于正常运行、跳线将位于1-2位置。 因此、在每次初始上电期间、即使 uC/FPGA 的 GPIO 处于高阻抗或接地状态、也不会开启 TPS54824、因为使能引脚电压低于阈值电压1.2V。

    当 GPIO 处于高阻抗状态时、EN 引脚上的电压约为99.6mV (=83K * 1.2uA)。 因此 TPS54824 被禁用。

    当 GPIO 接地时、EN 引脚上的电压大约为1.2mV (=1K * 1.2uA)。 因此 TPS54824 被禁用。

    当 GPIO 处于高电平(即3.3V)时、EN 引脚上的电压约为3.3V (即>阈值电压1.2)。 因此 启用了 TPS54824。

    问题1. 连接到前一个接线柱的电路是否足以确保 TPS54824上正确的定序开/关控制?

        请提供您的建议。

    谢谢、此致
    Deepak V

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    Deepak、

    如果在跳线1和2的情况下正确读取该值、您将具有1uA 上拉源和83k Ω。 1uA 无法将该电阻上拉至所需的 EN 电压、因此器件应保持禁用状态、直到 GPIO 设置为高电平。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    尊敬的 John Tucker:

    感谢您解决我的问题。 现在、我已经清楚了 TPS54824的控制。
    再次感谢您的持续支持。

    谢谢、此致
    Deepak V