This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TPS54824:同步时钟

Guru**** 2387080 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/665247/tps54824-sync-clock

器件型号:TPS54824

你(们)好

我们的客户担心 SYNC 引脚时钟的边沿。 在数据表中、它如下所述、

我们了解同步时钟与下降沿同步。

然而、SYNC 时钟的上升沿是否会影响任何内部运行? (它不仅会同步运行、还会影响任何其他运行吗?)   

此致、

本志本

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Koji、
    请确保您遵循有关振幅和占空比的建议。 只要上升沿和下降沿之间的距离不是太近、上升沿就没有问题。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    如果可能、我还建议使 CLK 的上升沿远离 SW 节点的下降沿。 如果这些对齐、则可能会由于与控制信号的外部时钟边沿耦合而导致抖动增加。 例如、如果您有一个20%占空比应用、我会尝试将 CLK 占空比保持在<80%加上一些裕量。 这样、HS FET 始终在 CLK 上升沿之前关闭。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好、John、Anthony

    感谢您的善意支持。

    此致、
    本志本