[参考译文] UCC28630：UCC28630上的奇数 Vsense 和故障锁存

Nicholas、

您能否使用值发布原理图？

具体而言、VSENSE 引脚上的电阻器必须具有10-20 k Ω 范围内的戴维南等效值–在该范围之外、将检测到 VSENSE 引脚可能存在开路或短路、启动将中止、 我们将会如您所见报告故障代码#21。

但是、如果您使用27k 和35.7k、戴维南为15.37k、正好在范围的中间。 您是否有任何其他东西连接到 VESNSE 引脚或辅助绕组？

输出预加载对这个问题没有影响。

您能否在 VSENSE 引脚上放置一个示波器探针、并在 IC 首次启动时捕获波形？ 您可以在 SD 引脚的上升沿触发、这将在 VDD 达到~15V 的启动阈值后不久从0转换为~4.5V。您应该查看 VSENSE 引脚的值~ 100mV/div、并且时间刻度~10-20us/div。

该波形是在 UCC28630 EVM572上获得的、~411mV 的初始电平是由于 VSENSE 戴维南电阻~13.25k Ω 而设置的电平。

对于~15.37k 的戴维南、该电平预计为~460mV。 如果该电平<~300mV 或>~600mV、则会触发 VSENSE 故障。

如果发生这种情况、并且电阻器值正确、则必须在引脚上上上拉或下拉其他东西。 或者您可能对引脚施加了过多的电容负载？

谢谢、

Bernard

Bernard、

我已经仔细研究了数据集/方程、并且大多数情况都可以检查出来。  布局。  现在、这就是我看到的内容。

首先、这里是该电源的原理图片段、不过由于这是一种电机控制器设计、因此还有更多的工作要做。

我一直在探测 SD 引脚和 Vsense 引脚、这就是我看到的情况。  Vsense 缓慢上升、然后 SD 开始上升、两条线都降至接地。

SD 上的额外电容是否有可能使 Vseene 检查相信线路上的电容过大？

Vsense 的上升时间非常非常长。  我不知道原因。

作为参考、Vsense 是通道1、SD 是通道2。  我不确定为什么 Vsense 会加载、除非我在 VDD/SD 上放置了太多电容。  如果我不能很快听到反馈、我将开始发挥这些价值观。

轻微编辑/更新。  根据数据表说明、我删除了 C307、图片稍微更清晰。  请参见下面的。

我感到奇怪的是、在采样之前、当您的感应线路为低电平时、我的感应线路为高电平。  我在 DRV 引脚上看不到任何变化/操作、该引脚将通过3.9k 作为任何类型的上拉源。

我可以看到、这将如何产生故障、因为线路以760mV 的电压采样、但我不知道在当前配置中为什么。

谢谢、

Nick

Vsense 故障的电流。 感谢 Bernard、有理由认为 TI/Unitrode 一直是我的电源的核心。 你们都有答案！

由于 VDD 上有振铃、电流电路被卸载并引发 VDD 故障。 我将添加一个虚拟负载和一些下游电路、看看这是否解决了这个问题。

现在我在这里、这确实会提出另一个有趣的问题。 补偿在此模式下工作的反激式的最佳方法是什么？ 通常、我会在隔离侧使用标准隔离器基准滤波器、但该电路与我习惯的反激式拓扑非常不同。

Bernard、

我重新计算了21mW 左右的预载功耗、从而在15V 时为 R301提供~4K 的值。  在测试时、我将双倍降(1k、R301)、但我仍然看到寄生环。

我已将3.9欧姆电阻器作为辅助二极管(D305)的源阻抗、且该环仍然存在！  我怀疑我是通过尝试降低这个实验的成本来制造这个问题的。  我要学习的课程是、电机控制器/SMPS 需要顶层下方的接地层。  无论如何…… 我将在 VDD 电容、GND 引脚和电流感应电阻器底部之间添加几条14 AWG 导线、以最大限度地减少接地寄生效应、并添加栅极驱动电阻器以减缓 FET 的运行速度、以查看这是否有用。  如果我能够使其正常工作、我可以在等待新电路板旋转时处理固件。

这个项目最初很匆忙、但由于我现在知道我将会错过最后期限、因此我正在考虑重新启动项目。  在我再次使用 UCC28630之前、我想问您一个问题。  我在电源的 VDD 侧有一个5V 线性稳压器和几个光电隔离器。  我注意到、当我以大约1k 的负载加载 VDD 时、VDD 不会启动。  我都是为了使用这款芯片、因为它实际上具有一些非常高级的功能、我会将这些问题归咎于我的匆忙、 但是、如果该芯片无法在反激式的 VDD/辅助侧上供电、我可能需要返回到更传统的反激式设计。

您是否会将此芯片推荐用于组合辅助和输出侧电路或仅输出侧电路？

提前感谢您。

Nick

Nicholas、

如果您希望从初级参考15V VDD 电源轨为其他负载加电、则需要从 IC VDD 电源轨对其进行去耦、以允许 IC 启动。

我假设您无需在 VDD 轨通过 HV 引脚充电时为这些负载供电？

HV 引脚只能通过 VDD 引脚提供有限数量的电流、以便为外部 VDD 电容 C306充电。 应避免将任何负载直接连接到 C306/VDD 引脚。

您需要使用另一个与 D305相同的整流器二极管和另一个电容、并将它们连接到辅助绕组、以生成15V 电源轨来为其他负载供电。

这使得 HV 电流源能够在对其他15V 负载进行去耦的同时为 VDD 电容 C306充电、并且无论其他负载如何、VDD 都将始终充电至启动电平。 当 IC 启动时、15V 初级电源轨将只是变压器上的另一个输出、就像主输出15V_ISO 一样、它还必须为其输出电容器充电并为其负载供电、就像多输出反激式一样。

15V 主电源轨消耗的功率应添加到主电源轨、以确保在功率级设计中考虑总功率。


请告诉我这是否不清楚、我将尝试找到一个原理图进行说明。

谢谢、
Bernard

这一点非常清楚。 我将分配第二个二极管的功率。 此电路板被切割得足够大、在这个阶段它不应产生任何影响。

是否有任何关于振铃的想法或按计划继续？ 我将在接下来的两天里用我的硬件帽子进行科学博览会、因此、如果您看到我错过的任何东西、我们将不胜感激。

Nick

Nicholas、

我重新阅读您之前的帖子、下面还有一些评论：

我没有意识到没有栅极电阻器-强烈建议这样做、尤其是因为驱动器很强-每次 FET 导通和关断时都会有很大的峰值电流流动、从而导致大量振铃。

-我建议栅极电阻使用几十欧姆。 或者使用具有反并联二极管的大功率导通电阻器和具有较小阻值的电阻器来关断、这与 EVM 类似。 我认为这可以解决您的许多问题。

-对于 VDD 的示波器图，在何处/如何测量该值，示波器探头 GND 夹是否有较大的环路面积？

-您是否使用 TI 产品文件夹上的 Excel 设计计算器来生成功率级？
(www.ti.com/.../sluc537)

- RCS 值与高电感值相结合时看起来非常低。 Ipkmax ~0.8/0.3 = 2.67A 对于所使用的1A 额定 MOSFET 而言似乎相当高。


谢谢、
Bernard

Bernard、

谢谢你。

实际上、我在反激式/降压/全桥设计方面经验丰富、在测量大约0.5英寸时、我保留接地回路、并将接地引线缠绕在探头周围。 这绝对不是射频人工耦合。

我们被一个客户催促、最终制作了一个 WEBENCH 特惠、但现在我回到了制图板上、进行了更彻底的设计。 我选择了一个低 RCS、计划在我更好地了解芯片的功能后再将其提高。 在最终修订版之前、这可能会接近0.5/0.6

我从昨天开始就一直在使用计算器、我正在更新和改进一些值。 当我遇到所有奇怪的问题时、我将发布最终的原理图、以便执行此操作的人可以了解与袖带设计相关的一些更细微的问题。

Nick

Bernard、

第一天、我将一个栅极电阻器和反并联二极管升高到300欧姆和10欧姆。

这是100欧姆和10欧姆时的振铃：

现在是300：

我注意到我的稳压电压移动了一点、因此我将 Vsense 网络调整为27k Ra 和24.9k Rb、 但我仍然看到过压情况、因此我最终移动了一个并联二极管并在辅助电源上加载1k、在 PSU 两端的+5V 输出上加载330欧姆。  我可能已过载、因为我的最终输出不是自动重新启动 VDD 欠压条件。

VDD：

输出：

下面是电流原理图减去我的直流负载的样子：

从这里、我将把辅助负载恢复到大约2k、并开始使用反馈网络调整电流感应、但这似乎是我对探针进行了线程处理。  感谢您在这里提供任何反馈！

Nick