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[参考译文] UCC28780:Lm 的公式是什么?

Guru**** 2482105 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/694274/ucc28780-which-equation-for-lm

器件型号:UCC28780

我正在使用 sluc644中的 Mathcad 工作表来设计电源。  在"ACF 功率级..." 工作表中有一个 LMmax 公式、该公式与 Lm 的数据表公式(22)和(23)不匹配。  与数据表版本相比、工作表版本的 Lm 差约30%。  工作表中有一种巧妙的迭代方法来查找合适的 kres、我将对 Lm 公式的每个版本执行此操作。

我可以理解数据表公式的推导、但我不清楚工作表公式。  我应该使用哪一种、为什么?  它们之间有很大的差异。

感谢你的任何帮助。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Gerrit、您好!

    这两个公式实际上植根于同一个概念:总开关周期=一次侧导通时间+二次侧退磁时间+谐振环时间。 但是、每个公式都是从这个概念中得出的、有些不同。 在这两个公式中、我们都忽略了从较低的 MOSFET 关断到较高的 MOSFET 导通的极短上升时间间隔。

    为了简单介绍、数据表(DS)公式基于理想的转换模式时序(也称为临界导通模式或边界模式)、其中 Lm 来自 PoUT、效率、最小频率、最小 Bulk 电压和反射输出电压。 通过估算从顶部 MOSFET 关断到底部 MOSFET 导通的额外谐振间隔(Kres)、可以修改该 Lm、这是不可忽略的。 KRES 表示总开关周期(f_min 的倒数)谐振间隔的占空比。 在 DS 中、建议将 Kres 视为0.05~0.06、作为该时间间隔内的快速粗略猜测、这对于基于硅的低频功率级而言应该是合理的。 实际上、在设计基于 GaN 的更高频率功率级时、Kres 估算值应增加到~10%、因为谐振间隔已证明在高频下已成为整个周期的较大部分。

    另一方面、Mathcad 工作表公式源自相同的理想 TM 公式、但术语重新排列为标准二次方程 ax^2+BX +c=0、求解 x、其中 x = sqrt (Lm_max)且 c = t_max (ideal)(理想最小开关频率的倒数)。 a 和 b 项涉及功率、电压和有效输出电容因数。

    我建议您使用工作表公式来计算 Lm、因为我认为它来自更严格的推导、其结果接近于给定目标(PoUT、Fmin 等)的理想值。 使用该数据表的过程与 MC 工作表相适应;但是、将其放入数据表太复杂、因此简化了。

    不过、我不希望两者之间有30%的差异、我必须将这种差异归因于无意中在参数术语中输入了不同的数字。 公式的常见术语为:Po/n = Px、Vbulk (min)= Vbulkmin、NPS*(Vo+VF)= Vrfl、fsw (min)= 1/tswmax。 这些数字应该是相同的。 DS 的 Kres 被估计;工作表的 Kres 被迭代。 MC 工作表还包括 Cswntr 和 kzmax 项。 (Kzmax 仅在 Vbulk < Vrfl 时有效。 如果大容量电压高于反射电压、则不起作用。)

    其他差异来源:DS 公式可得出 Lm 的标称结果。 迭代后、工作表公式可得出 Lm 的最大值。 然后、通过调整电感的10%容差、将其转换为标称值。 除了任何其他差异外、将标称 DS Lm 与最大 MC Lm 进行比较可以立即显示潜在的10%差异。

    我希望这能帮助您更好地理解每个公式、并找出结果之间的差异。

    此致、
    Ulrich
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    再次感谢 Ulrich 出色的完整回复。

    我发现我之前必须针对我的情况修改 kzmax 公式(Vbulkmin > Vrfl)、因此 kzmax 设置为1。  我做得对吗?

    我对数据表和工作表 Lm 公式都执行 kres 迭代、而不是使用 kres = 5%至6%(不清楚)的 DS 建议。  我将迭代 kres、直到显示的延迟值相等("相等时正常")、在任何情况下、kres 都将达到大约0.2。  我只是注意到、迭代使用的是 LMmax、但不是标称值、因此使用 DS 公式可能不正确。

    当 Vbulkmin > Vrfl 时、请告诉我 kzmax = 1是否是正确的数字。  我想只要我有 kzmax、我就会按照您的建议简单地使用工作表公式。  不过、这会产生较低的 Lm、我希望看到这一点。  :-)

    此致、

    Gerrit

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    Gerrit、您好!

    当 Vbulkmin > Vrfl 时、我不确定如何处理 kzmax。 我想、它可能会变得比简单地将它设置为=1更复杂、具体取决于 Vbulkmin 比 Vrfl 大多少。 我必须深入思考这个问题,我希望我有更多的时间去做。

    同时、我建议您可以尝试修改您的设计、就像 Vbulkmin = Vrfl 一样、并计算该条件下的所有值、即使您永远不会以该低电压运行您的系统。 这类似于设计85Vac 至265Vac、但仅在180Vac 至265Vac 范围内工作。 但我假设这会对实际最小电压的 Lm 值进行去优化。

    在低输入电压下进行设计的目的是避免在 Lm 中累积负电流所需的额外降级时间因子、当 Vbulk 大于 Vrfl 时、该因子用于将谐振环降至零(实现 ZVS)。 如果没有这种负电流、Vrfl 只会局部下降到零、我们将失去 ZVS。
    但积累额外的负电流会增加降级时间、也会增加初级导通时间。 正峰值电流必须稍微增加一点、以适应产生负峰值所需的额外能量。 这两个额外的时间都会使产生 Lm 的开关周期公式显著复杂化。 这就是为什么我使用低压线路作为设计点、而这些复杂情况不存在。 我没有考虑"低压线路"高于反射电压的情况。

    我想在我的头脑中将这一点可视化:如果 Vbulkmin/Vrfl 的比率>1,那么构建 Ineg 所需的额外时间可以大致与该比率成正比。 对于给定的 Lm、此额外时间将使总周期(fmin 减少)增加一个系数。 要返回到目标 fmin (增加)、必须将 Lm 降低约该系数。 如果 Vbulkmin = 2Vrfl、那么我将额外时间可视化为总周期的~5%(这是完全"科学"的猜测工作、基于周期中总开关间隔及其相对持续时间的心理图像)。
    因此、对于粗略近似、我要设计 Vbulkmin = Vrlf 的 Lm、然后将校正因数应用于 Lm (nom)、如下所示:LM (nom)_actual = Lm (nom)_calc*(1 - 0.05 (Vbulkmin/Vrfl - 1)))。 我不确定0.05有多精确(可以是0.03、0.04、0.06等)、也不确定它的线性度。 再说一次、这是一个猜测、但可能不太远。 如果有人有时间、实验将有助于优化它。

    我希望这能为您提供更多帮助。
    此致、
    Ulrich
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    您好 Ulrich、

    感谢您的想法。  我很感激受过教育的关于 Vbulkmin > Vrfl 影响的猜测、并将其构建到我的工作表副本中。  如果您对此没有准确的答案、我肯定无法推断出答案!

    设计中有许多地方需要猜测和/或覆盖工作表、并且我开始开始理解原型制作过程。  除非您非常幸运、否则您可以在设计阶段或硬件中了解 IC、但您会以某种方式了解 IC。  硬件中的更改要困难得多。  但大自然并不关心。  她将在您的脸上熔断、或无法理解的工作、所有这些都是优雅地遵守她美丽的法律。

    此致、

    Gerrit