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器件型号：TPS54821 是否有人可以在 TPS54821上介绍一下这种现象？
您的数据表声明：
“在同时需要 RT 模式和 CLK 模式的应用中，可以如图21所示配置器件。 在外部时钟出现之前、器件在 RT 模式下工作、开关频率由 RT 电阻器设置。 当外部时钟出现时、CLK 模式取代 RT 模式。 当 SYNC 引脚首次被拉至 RT/CLK 高阈值(2V)以上时、器件从 RT 模式切换到 CLK 模式、并且当 PLL 开始锁定到外部时钟的频率时、RT/CLK 引脚变为高阻抗。 不建议从 CLK 模式切换回 RT 模式，因为在返回 RT 电阻设置的开关频率之前，内部开关频率首先下降至100kHz。”
为什么不建议这样做？ 器件是否超出稳压范围？ 这需要多少个时钟周期才能再次变得一致？
