[参考译文] UCC28704：UCC28704输出问题

您好、Ning、

感谢您的联系。  您能否在一张图片中提供输出电压、VDD、栅极(DRV)的波形？

根据您提供的波形、似乎 FET 暂时停止开关、因此输出下降。 当 VDD 降至 UVLO 阈值(典型值为7.7V)以下时、会发生这种情况。 如果 VDD 反复下降并触发 UVLO、 则增加 CDD。 (计算可基于 UCC28704 Excel 设计计算器)

您还可以提供辅助绕组吗？ (Np：Ns：Na)

提前感谢。

(UCC28704产品说明书 P.27)

您好、Ning、

我与我的团队进行了讨论、并注意到串联栅极电阻太大(Rg1=5.1欧姆)。

在数据表中、建议使用 Rg1<1 Ω。

您能否提供包括轻负载和满载时的 Vout、CS、Gate (DRV)在内的波形？  

当 FET 关断时、较高的串联栅极电阻使得 VDS 的上升更有可能导致 FET 再次导通。 这会降低效率、并可能使控制器认为它看到 OC 故障。

尊敬的 Claire：

我会将您的建议发送给客户。BTW、现在我们需要客户更改 Rg1并提供 波形、包括轻负载和满载条件下的 Vout、CS、Gate (DRV)。

我想知道我们是否需要客户在 一张图片中提供 Vout、VDD、Gate (DRV)的波形以及 Naux 绕组？ (Np：Ns：Na)？

谢谢

您好、Ning、

很高兴听到客户解决了输出纹波问题、 除了更换输出电容器之外、他们是否进行了其他更改？  

我们建议同时查看 Aux、CS、VDD、Vout 进行调试。 建议查看这4个波形并确保它们符合数据表。 如果还有其他问题、请随时创建 E2E 主题以获取支持。

谢谢。