[参考译文] UCD9246：Fusion GUI 中显示的输出阻抗

您好！

我们将研究这个问题、并在周一之前回复您。

此致、
Weidong

供参考、下面是一阶闭环系统的快速线性交流仿真。  根据误差放大器的增益和输出级跨导、直流输出阻抗设置为1m Ω。  我们看到、在直流条件下、阻抗确实为1m Ω、并在超过带宽~7.5kHz 时增大。  此仿真的转角频率由中间的 RC 时间常数设置、大致相当于 Fusion Designer 为我的电源创建的频率。  该相位以电感方式增加、这在该仿真中是预期的。

Fusion Designer 在交叉点附近放置一个零点、因此下面这个仿真中的频率响应会因此而偏离。  不过、在直流条件下、它可能会匹配。

我们正在尝试设计一个为 FPGA 供电的有效配电网络、稳压和去耦网络之间的交互似乎在环路的 BW 周围变得至关重要。  

今天再次来看、Fusion 在原点有一个极点、但未显示、这会导致低频时相位以+90度的角度显示。 请告诉我这是否正确。

是的、您回答正确。
请参阅以下链接第8页上的第 III 类补偿、这是在 Fusion 工具中使用实际零补偿方法的模拟等效值、但允许禁用第3极、建议这样做。
 

www.ti.com/.../litabsmultiplefilelist.tsp ii 型和 iii 型补偿器、使用运算放大器和 OTA 来实现直流/直流转换器 slva662&tisearch=Search-EN-Everything

好的、谢谢。  这是一个很好的注意事项。  我似乎在 Xilinx 推荐的钽电容器的 ESR 方面遇到一些问题。  当我切换到 ESR 低得多的陶瓷电容器时、环路带宽可以更宽、并且我可以获得更好的瞬态响应-明显电容更小。

我一直在仿真这个 UCD9246电源的输出 Z、尝试确保我也可以在 SPICE 中在 Fusion 中重现 Z 图。  我可以非常接近一个稳压器的简单模型。  我切换到了基于跨导的误差放大器、并可以在使相位匹配的原点放置必要的极点。

输出电容器的 ESR 是否会像这样爬行并干扰环路响应、这是一个常见问题？  我以前没有遇到过这种情况。

大约20年前、在电信商用电源行业工作时、ESR 曾经是一个更大的问题、在此之前、钽 ESR 电平/浪涌测试有所改善、后来陶瓷行业的发展工作是使用更薄的电介质在给定的封装尺寸内大幅增加电容值 (低电压选项)。 然后、我们使用了更多的"标准"钽(有时会产生壮观的结果-电流闪烁因此需要进行浪涌测试)作为具有较低值陶瓷的大容量电容来处理纹波/瞬态。

谢谢；我的问题是从保持输出 Z 低电平的有源环路操作到大容量电容接管的操作。

例如、假设我们有一个具有 R、ESR 和 C 属性的钽电容器。  该电容器的串联时间常数仅为 C*R、ESR。

如果我们将其中的 N 并联、则有效电容为 N*C、有效 ESR 为 R、ESR/N  但时间常数是 N*C*R、ESR/N = C*R、ESR、与之前一样。

我可以看到无源输出阻抗是如何通过使用 N 个电容器来降低的、但在我看来、较大的 N*C 值与电感器交互、从而减小 LC 双极点的位置、并最终截断控制器可能的环路带宽？  

在本例中、我在这里工作、如果我添加太多的输出电容器、则所有数字融合都突然从悬崖上下降、并且补偿环路带宽是 N-1电容器的1/10。

肯定会发生一些影响环路带宽的交互-我肯定会使用更少的电容器-我只想确保我了解正在发生的情况。

任何其他评论或见解都将不胜感激。  谢谢、Best、Steve

通常、数字控制器在可编程的补偿范围和路径中的位数方面受到限制。
当 LC 双极点高于4-5kHz 时、UCD92xx 产品效果最佳。

UCD92xx 不是我们的瞬态响应产品系列中性能最高的器件、您的应用需要什么？

我们的应用需要极小的尺寸/功率密度。

我们将1MHz/3相用于内核 FPGA 电源、我同意使用非数字电流模式控制器可以实现更好的工作瞬态响应。

目前、我获得的环路带宽约为45kHz、对于所有陶瓷输出电容器、我似乎可以满足瞬态要求。

该电源的 PDN 输出阻抗需要<~1.8m Ω。

尽管如此、UCD9246的高度集成、可配置性和遥测特性使其在此处具有吸引力。

我在这里关注的是我的观察结果、当我在大容量陶瓷电容器组中添加一个额外的电容器时、突然的补偿似乎会中断。

此补偿范围是否记录在任何地方？  

谢谢、Best、Steve

是的、我从一开始就使用了 SLUU490 -这是一个非常有用的文档。

不过、在再次介绍该参考时、我看不到任何地方提到了特定的>~5kHz LC 转角图。 也许这是由内部的一些语言支持的？ 您是否提到了一些具体问题？

谢谢！