这是采用:布局的 SCH
我们测试了 OK 和 Wrong:的波形
好的:
错误:
并测试 PWM 以显示导通时间线
发现这可能是 SW,的峰值导致的、并继续放大 SW:的波形
然后测试 TPS61194-Q1的 OUT1~4
根据数据表:
?想知道这是否是 VOUT 峰值,那么如何开发 SCH?此器件有一些不同的电容器,但仍然无法正常工作
或者还有另一个原因?客户想要申请 FA,以在 IC 中检查错误
还是由 TPS61194-Q1决定?
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这是采用:布局的 SCH
我们测试了 OK 和 Wrong:的波形
好的:
错误:
并测试 PWM 以显示导通时间线
发现这可能是 SW,的峰值导致的、并继续放大 SW:的波形
然后测试 TPS61194-Q1的 OUT1~4
根据数据表:
?想知道这是否是 VOUT 峰值,那么如何开发 SCH?此器件有一些不同的电容器,但仍然无法正常工作
或者还有另一个原因?客户想要申请 FA,以在 IC 中检查错误
还是由 TPS61194-Q1决定?
您好!
我们查看了原理图、下面是我们的评论。 似乎没有任何可能导致这一问题的重大问题。 如果这仅在一个器件中出现、我们建议提交 FA。
FSET = 49.9K -设置为1.2MHz 正常
2.ISET = 24k -设置为100mA 正常
2.将 SYNC 引脚连接到 VDDIO/EN 引脚、而不是 VCC 电源轨
FB 网络设置为最大值37.1V。 确保最大 VF 比此值低~15-20%。 此外、考虑使用 T 分压器网络来减小反馈电阻器值并使 Vout min 保持高于 Vin max 请参阅随附的计算器以选择合适的电阻值。 使用 R2 = 6K 且 R3 = 27k 会修改 R1以产生适当的最大输出电压。
e2e.ti.com/.../0020.TPS61193_2D00_4-FB-Divider-Options.xlsx
1.2MHz 满负载条件下的建议输出电容为3 x 10uF (cer)。 可以减小输出电容、但确保相位/增益裕度显示良好的稳定性