您好 TI
在 UCC27538中、是否有一些内部齐纳二极管从 OUTH 连接到 OUTL？ (与下面的原理图中的 D50类似)
当输入变为低电平时、即使 OUTL 保持未连接状态、它似乎也会将 OUTH 下拉至~8V。 (在下面的原理图中、即使 D50已断开连接、也会发生这种情况)
我可以使用该齐纳二极管损坏器件吗？ (I 开关频率极低、< 200Hz、并且仅通过10欧姆电阻为几 nF 充电)
请参阅以下原理图：(VP=21V、VN=0V)
此致、
调谐
您好调优、
感谢高功率驱动器团队的帮助、我叫 Mamadou Diallo、我将帮助解决您的问题。
该器件的输出级没有 zenner 二极管、下图显示了驱动器的输出配置。
级内 MOSFET 的体二极管有助于保护驱动器免受开关过冲/下冲的影响。
您希望使用 OUTL 引脚上的二极管 D50实现什么？
此外、R51和 C37也是真正不必要的。 您是否正在尝试在栅极实现滤波器？
当输入变为低电平时、由于 OUTH 和 OUTL 未连接在一起、驱动器的 OUTH 引脚处于高阻抗模式。
此外、您可能还需要考虑按照数据表中的建议将 C38增大到>=1uF、以正确偏置驱动器并将其放置在非常靠近 VDD 引脚的位置、从而实现有效的噪声滤波器。
提前感谢您的详细介绍、我期待收到您的回复。
此致、
-Mamadou
您好调优、
感谢您的耐心等待以及先前对电路的解释。
我已经接触到我的设计、我应该在本周结束时听到他们的声音。
同时、(出于好奇、如果可能)您能否共享此设计的应用和/或终端设备？
此外、您还指定了 VP=21V、VN=0V、什么是 VZ？
关于以下主题："当输入变为低电平时、由于 OUTH 和 OUTL 未连接在一起、因此驱动器的 OUTH 引脚处于高阻抗模式。"
我将向您介绍数据表的表5 (I/O 逻辑真值表)、其中我们指定了驱动器的输出引脚行为：
再次感谢您的耐心和耐心。
此致、
-Mamadou
我在下面添加了一些测量值、以便更好地了解输出。 我构建了一个小型测试板、并尝试使用上拉电阻器尽可能简化测试板、还尝试了比实际电路中更大的容性负载。
我希望您能提供比数据表中提供的更详细的图表、并告诉我以这种方式使用器件是否安全。
期待您的回应！
此致、
调谐
你(们)好
"请验证 d/s 中的逻辑表 我认为您不想将 INH 和 INL 连接在一起。"
根据数据表、它们称为 IN1和 IN2、应遵循数据表中给出的真值表。 我不明白为什么我不能把它们连在一起。
根据这个表、当 IN1和 IN2为高电平时、OUTH 应该为高电平。 这也是我在测试器件时看到的内容：
当 IN1和 IN2为低电平时、OUTH 应根据表具有高阻抗。 我在测试器件时未看到这种情况。 请向我解释当 IN1和 IN2为低电平时 OUTH 为何为~8V。 SE 下面的测试：
此致、
调谐
您好调优、
我能够使用我们的控制单元在工作台上复制您的波形、如下所示。
当 VDD=15V 时、似乎在8.2V 时钳位。
在更高的 VDD (30V)下、钳位似乎会上升至10.5V。 我仍在进行设计、以达到其底部。
一旦取得突破、我将立即更新。
谢谢。
此致、
-Mamadou
您好调优、
抱歉缺少图像。
我的波形图确实确认了您在8V 下的钳位观察结果。
我怀疑2.2k Ω 上拉电阻会使用内部上拉电阻器创建某种电阻分压器、这可能是8.2V 的原因、因此我移除了2.2k Ω、下面是不同频率下的一些波形图：
这些图仍然显示了钳位、但在5V 时幅值较小、并且似乎存在频率依赖性、1kHz 驱动器最终会一直拉低至0V。
您好调优、
很抱歉我不是很清楚。
OUTH 和 OUTL 之间未连接该内部齐纳二极管。 OUTL 和 OUTH 之间没有直接连接。
齐纳二极管从 OUTH 连接到 GND、以保护驱动器的上拉 NMOS。 下面的原理图/图说明了相关的输出结构。
因此、当您命令 OUTH 关闭时、内部节点2被拉至接地。 这反过来会导致与源极相连的栅极保护齐纳二极管击穿、因为您正在尝试将与源极相连的 OUTH 接地。 这就是我们在输出端看到~8.5V 的原因。
器件看起来未损坏、但该工作模式将持续向上拉 N 沟道 FET 施加应力、并可能最终损坏器件。
请考虑 将 UCC27511A 作为 UVLO (最大4.5V)更低、时序特性更佳、驱动电流较低但 VDD 范围更低(绝对最大20V)的替代器件。
如果您有其他问题、请告知我们。
此致、
-Mamadou
你好，Mamadou
您非常乐于助人！ 我还有几个问题，希望你们能帮我解决，所以我不会因为没有理由而放弃我的好设计：-)
原理图如下：
问题：
Ragards、
调谐
您好调优、
很高兴听到你的反馈。
1.在当前配置中将 INX 拉低会强制 zenner 击穿(连接到 NMOS 的 Vgs)，结果是应力是上拉 NMOS 的栅极氧化层。 我无法确认内部 NMOS Vgs 额定值。
2.是的、即使是8V 也存在应力风险。 即使您当前未在测试过程中观察到故障、较低的电压(7V)也应减少这种情况。
3.添加外部齐纳二极管可降低内部齐纳二极管损坏的风险，该齐纳二极管的作用是保护上拉 NMOS。 如果是内部齐纳二极管、损坏上拉 NMOS 栅极的可能性会增加。
4、是的、在 UVLO 中内部节点2为0V、直到有足够的驱动电压激活功能图中显示的与门(与门输出本质上连接到内部节点2)、如您所述：
如果您有更多问题、请告知我们。
此致、
-Mamadou
