主题中讨论的其他器件: BQ40Z80、 BQ40Z50
你(们)好 Terry / Batt
我进一步观察了 BMS 芯片和充电器模式以及 DSG 栅极波形的影响、并发现 Chronager 操作具有绝对影响。
我尝试了多种测试模式。 (请参阅随附的充电器模式检测结果)、无论栅极使用二极管还是电阻器、此电压都会在充电器打开或关闭时受到影响。
这些测试可能有助于分析问题、并附加本项目的 PCB 布局、您能否提供建议?
Janson
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你(们)好 Terry / Batt
我进一步观察了 BMS 芯片和充电器模式以及 DSG 栅极波形的影响、并发现 Chronager 操作具有绝对影响。
我尝试了多种测试模式。 (请参阅随附的充电器模式检测结果)、无论栅极使用二极管还是电阻器、此电压都会在充电器打开或关闭时受到影响。
这些测试可能有助于分析问题、并附加本项目的 PCB 布局、您能否提供建议?
Janson
您好、Terry:
感谢您的解决方案、
根据您的建议、我尝试在 HSRN 和 PGND 之间添加1K 电阻器(甚至低至500R)。
并在 FET 关闭和充电器打开下进行测试(19V 维护)
DSG FET (VGS)中仍然存在较小的泄漏电压(大约1.5V 至1.8V)、这会导致 DSG FET 导通。
首先、我必须确认是否可以将 Bq40z60应用于分离路径的设计?
如果可以、我有一个想法。 如果问题不是硬件设计、可以通过内存设置或更新固件来解决吗?
例如、 当 Bq40z60检测到放电模式条件时、它会强制关闭充电器的所有环路和控件...等等
BTW、我尝试参考 EVM 设计并将其修改为 CHG/DSG FET 合并路径。 这个漏电问题已经解决、DSG FET 的体二极管可以减少漏电。
但这种设计不是我需要的。
使用 FET 关断和充电器模式进行测试的原因是 、进入放电模式时、19V 和充电器关断速度太慢(或失去来自 CMD 的充电器关断命令)、 此时可能会发生过载或短路、从而导致 DSG FET 损坏。
我唯一可以怀疑的是、泄漏通过充电器高侧 MOS 流向芯片的 VCC 引脚。
但 ACFET MOS 也导通了、我无法确认这个理论是正确的。(请参考所附文件的分析路径。)
另一个怀疑是芯片内部的电荷泵同时被激活、受 DSG 引脚驱动器的影响。
还必须从芯片上分析这一理论。
如果您有更好的想法、请告诉我。
Janson
您好、Terry:
根据您提供的解决方案以及 DSG FET 中 BQ40z50&Bq40z80的电路、实验完成后、我没有解决前面所述的情况。 (有关实验的3个电路、请参阅随附的文件)
我还尝试更新芯片固件(0_13 => 0_15)、结果仍然相同。
因此、我必须立即选择一个能够匹配分离路径的解决方案。 我需要以下信息。
短期解决方案:跳过 Bq40z60的充电器功能、插入单独的充电器
问题:1. 此修改是否会影响芯片 AFE 和监测计的功能?
2.我可以强制芯片的充电器功能永久关闭吗?
长期解决方案:更换 BMS 芯片(研究 BQ40z50或 BQ40Z80)
问题:1. 具有分离路径的 Bq40z50和 Bq40Z80是否有任何应用数据?
2、这2个芯片的电量监测计功能是 IT 还是 CEDV 基础?
如果您有进一步的实验信息、可以与我分享吗?
并 提供上述信息。
Janson
大家好,David:
正如前面与 Terry 讨论的解决方案所述、此问题尚未解决、它无法解决充电器启动后 DSG 泄漏的问题。
(使用 DSG/CHG FET 关断状态观察泄漏、这是一种经过验证的方法、并不意味着我需要在充电模式下关闭 CHG&DSG FET。 除非在充电模式下进行保护)
目前我有两个解决方案正在进行中:
1.保持 CHG/DSG 分离路径设计、跳过 bq40z60的充电功能、并插入充电器。 (现已确认)
如果这个解决方案1可以解决、我希望更改为 Bq40z50芯片、但是我无法获得 CHG/DSG 分离路径(对于4S)应用、或者其他适合这个应用的芯片解决方案。
2.评估此产品应用的 CHG/DSG 合并路径的可行性。
(但这不是我想要的、因为产品应用的放电电流非常大、会导致空间问题)
此外,在2018年9月1日下午7:12 (第一篇文章),我提供了 PCB 布局,您能帮助您进行审查吗?
Janson