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[参考译文] TPS54394：EN 为低电平时的 PG 条件

admin
Guru**** 2496645 points
Other Parts Discussed in Thread: TPS54394

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/727074/tps54394-pg-condition-when-en-is-low

器件型号：TPS54394

当 EN 为低电平时、TPS54394 PG 引脚是否为高阻抗？

如果是、请告诉我 PG 引脚变为低电平的时序。 VREG5上升超过 VREG5 UVLO 阈值的时间是多少？

此致、
Kohei Sasaki

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    TI__Guru**** 2496645 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Kohei、

    是的、我认为您是对的。 时序与 VREG5上升超过 VREG5 UVLO 阈值相同。
    当 EN 为低电平时、内部 PGOOD FET 不会被驱动打开、因此 PG 引脚处于高阻态。 一旦 VREG5上升到 UVLO 以上、FET 就会导通、PG 引脚变为低电平。

    此致、
    Sam
  • 0
    TI__Guru**** 2496645 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Sam-San、

    感谢你的答复。
    但是、我使用 TPS54394EVM 测试了 PG 运行情况、当 EN 为低电平时、PG 为低电平。
    我使用 EVM 进行了测试、该 EVM 将 EVM 的 PG 上拉电阻从 VREG5更改为 VIN。
    通过 EN 导通的 VREG5变为高电平、但即使 EN 为低电平且 VREG5未导通、PG 也为低电平。
    哪一项是正确的、您的答案或我的测试结果？


    此致、
    Kohei Sasaki
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    TI__Guru**** 2496645 points
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    您好、Kohei、

    很抱歉让您感到困惑。
    我去了实验室并进行了测试。 我将 PG 上拉至外部+5V。 我发现、当器件被禁用时、PG 变为低电平、这意味着内部 PG FET 仍处于导通状态。
    这表示该 PG FET 的栅极驱动器由 VIN 供电、而不是由 VREG5供电。
    因此、只要 VIN 显示、PG 功能就会持续监控 Vout。 如果 Vout 超出范围、PG FET 将导通、并将 PG 下拉至低电平。
    希望这些信息对您有所帮助。

    此致、
    Sam