[参考译文] UCC28780：ucc28780

您好 Robin、

很抱歉、您的上一个帖子出现混音、并导致延迟。

在查看您的“ucc28780startup_gnmr.pptx”文件时，我提出了一些有关高侧隔离器偏置安排的主要问题。

首先，我想指出“tidrvm3b28780scheval_dips.pdf”中显示的整体偏置电路是许多应用中使用的成熟设计。 2V 齐纳压降的微小不确定性对功能不重要、但为了实现可靠性、需要一定的压降。

其次、.pptx 文件的分辨率很低、因此许多组件值和器件型号很难解密。 更清晰的版本和更高的分辨率将有助于某些回顾点。

在您的实现中、您可以用 TL4051代替通常的6.2V 齐纳二极管来偏置 NV6117器件。 我无法读取其周围的电阻器，但 NV6117数据表要求在该引脚上提供6.2V 的额定电压。 假设您将 TL4051设置为6.2V、则没有与 NV6117 VDD 输出和 ISO7710F VCC2输入串联的下降齐纳二极管。 Bu ISO 器件 VDD ABS 最大额定值为6V、因此6.2V 会使该器件过载、并可能是长期的可靠性问题。 这就是我们串联2V 压降的原因、但2V 压降的精度并不重要。 理想情况下、VCC2应为5V 或更低。

不清楚 VCC2电容器 c9(?)的值是否为 和 C15各为1uF 或1nF。 这也不是可取的；一个太大，另一个太小。 在负载阶跃上、从 ASBP 模式进入 AAM 经过很长的等待时间后、过大的充电需要很长时间才能超过 UVLO。 过小可能会在开关期间产生过大的纹波电压。 请检查“tidrvm3b”文件以了解已验证的值。

3.低侧 NV-FET 实际上不需要用于 PWML 的隔离器，它可以直接驱动开关。 如果您尝试将传播延迟与高侧匹配，这是可以的，但并不是真正必要的。 不清楚低侧隔离器 VCC1的偏置电压来自何处、但在 UCC28780 VDD 达到17.5V 后、它应几乎立即达到规格要求。 因为一旦 HVG 降至11V、PWML 开关就会启动。

高侧 NV6117从变压器隔离式 U2开关 IC SN6505B 获取 VDD 偏置、但不清楚 U2从何处获取偏置。   U2偏置及其变压器的输出需要在 PWMH 准备好切换时达到规格要求、这是在满足输入启动电压标准(VS 输入端的 Ivsl_run)后经过几个多周期的 PWML 之后进行的。

5.与 FB 输入相关的组件(C15、R16、R20、Q4 (？)) 显示在原理图的右侧、但物理位置应非常靠近 IC、以最大限度地降低对使用光耦合器的 FB 环路中感应噪声电流的敏感性。 将光发射极连接回 IC 上的 ICGND、并使环路面积尽可能小。

6.我们更新了有关 R24(?)值的指导 与 CPC3909源串联。 现在为121R、但使用 GaN MOSFET 时首选值为510R。

7. Vs 电阻器 R6和 R7还应靠近 IC 的 VS 输入端放置、以最大程度地减小 VS 节点上的电容。 杂散电容会增加 VAUX 开关边沿的延迟、而过多的延迟会使控制误以为 PWMH 导通时间调优偏斜。

我看到 U1 UCC24612控制器的 VDD 与 REG 引脚短路。 只要偏置电压低于9.5V，或者 REG 将被反向驱动和过载，这是可以的。

9.我建议添加电阻器占位符、即使仅为0欧姆、也要与每个 U1引脚 VD、VG 和 VS 串联、以便在将来灵活调整运行。 RVG 可以抑制 CGS 和任何杂散 L 之间可能出现的振铃。如有必要，可将 RVD 增加到100或 K 欧姆，以使用引脚电容实现较小的导通延迟。 如果需要、RV 可以利用 VS 引脚的150uA 偏置电流来调节关断阈值。  如果原型评估证明没有必要，您可以将其取出，但很难将其放入，而没有空间。

由 U4 LDO 驱动的每个隔离器的 VCC1应该可以正常工作。 我看不到问题。

请检查这些项目、尤其是#1。

此致、
Ulrich

您好 Robin、

我相信您的观察结果是正确的。  如果 VDD 电压停留在低电平点、则 通常表明 VDD 上有一个负载超过耗尽型 FET 流入的电流。 TPS7A 的偏置电流非常低、因此我认为不是 TPS 本身加载 VDD、而是隔离器加载 TPS7A 输出。

对于您之前的问题、CPC3909和 BSS126 FET 的导通电阻与流经它们的充电电流不相关。
这是因为它们(无论使用哪一种)不会处于饱和导通状态，而是处于“线性”区域，其中等效电阻要高得多(取决于输入电压)，以匹配通过它们(IT)的实际电流。

该电流电平由源极引脚和 VDD/HVG 之间的源极电阻控制。  FET 成为由其阈值电压控制的粗电流源。  在 VDD 上升到1V 以上之前、SWS 和 HVG 之间大约有12K 的内部电阻。  高于1V 时、该电阻降至~1K。

在启动期间、HVG 跟踪 VDD (而不是其他方式)、并且随着电流通过外部 Rsws 和内部1K 累积、压降会增加、直到达到大约-2V 的 DEPL-FET 阈值电压。 较高的电流会使其具有更大的负电流并使其关闭更多、而较低的电流则相反、因此它会稳定在"恒定"电流、从而为 VDD 充电至17.5V。  FET 的差异可归结为其各自阈值的差异。

建议将 Rsws 更改为510R、以帮助保护 BSS126在特定瞬态条件下免受过多负电流的影响。  BSS126不是一款坚固耐用的器件。 由于 GaN FET 具有~4V 的体二极管电压、如果 ZVS 被严重强制、GaN 中的大量体二极管电流将在 Rsws 上设置-4V、并强制电流反向流经 depl-FET 的体二极管。  一旦这种情况不可避免、在施加较大的漏极电压之前、Depl-FET 体二极管必须反向恢复。  如果低侧导通时间非常短、则 VDS 将摆动到高电平、同时 DEpl-FET 仍在恢复并可能损坏它。  510R 有助于减小该电流。 Bu tit 不能高得多、因为它 (以及内部1K)会使充电电流过大、并且 VDD 可能无法达到17.5V、这取决于 VDD 上除 UCC28780本身之外的所有其他负载。  

我们对 CPC 没有经验、但由于它"更大" 、我认为在反向恢复问题期间、它可能更坚固耐用。  
但我无法肯定地说。

此致、
Ulrich