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[参考译文] LM74502:上电行为

Guru**** 1179790 points
Other Parts Discussed in Thread: LM74502, LM74502-Q1
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1293040/lm74502-power-on-behavior

器件型号:LM74502

您好!

我在设计中使用 LM74502作为输入反向保护。 下面是部分原理图。 在我的测试中、24V 直流是输入电压、没有负载连接到输出。

我发现上电时输出电压出现异常。 在输出电源完全启动之前、输出电压上有一个小凸点、如下图所示。 "SHDN"信号连接到 LM74502的 EN/UVLO 引脚。 从图中可以看出、在输出电压上发生碰撞后、"SHDN"信号变为高电平超过400ms。

然后、我检查了 VS、这是我们设计中的输入电压、以及 VCAP。 从图中可以看出、VCAP 和 VS 之间的电压在输出电压发生碰撞后超过400ms 后也变为有效、如下图所示。

我还测量了 LM74502的 GATE 和 SRC 引脚上的电压、如下所示。 根据 V (GS)、外部 NMOS 应在我们的预期时间打开、距离碰撞超过400ms。 实际上、该凸点也会出现在栅极和 SRC 引脚上。

根据这些测试结果、我认为 LM74502的电荷泵和栅极驱动器按设计工作。 输出电压、GATE 和 SRC 引脚上的凸起似乎是耦合的结果。 您以前是否在使用 LM74502的其他电路中发现过这种现象? 耦合路径是否可能位于这些外部 NMOS 内部? 是否有办法解决这种问题?

谢谢!

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    Michael、您好!  

    感谢您联系我们。 我们以前在 LM74502-Q1中没有看到过这种行为。  当栅极关闭时、栅极和 SRC 在内部连接在一起。 因此、也可以在 GATE 引脚上看到 SRC 上的任何电压。  

    如您所述、Vin 上升期间的这种行为可能是 FET Q2、Q3、Q4和 Q5的漏极到源极耦合导致的、主要是 FET 的 Cds 导致的。 要验证这一点、您是否可以   从电路板上移除 Q2、Q3、Q4和 Q5 FET、并执行相同的测试、以查看 SRC 引脚上是否存在耦合。

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    谢谢 Praveen!

    我将执行该测试、并让您知道结果。

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    当然是 Michael。 我们将等待您的测试结果

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    您好 Praveen:

    我重新测量了这些信号。

    当输出连接器上没有负载时、VOUT 上的脉冲振幅约为20V。 在下图中、通道3是 SHDN (EN/UVLO)信号、而不是 SRC。

    然后、我移除了 VIN 和 LM74502之间四个 NMOS (原理图中的 Q3、Q4和 Q5)中的三个、并测量 VIN1_P1。 输出功率仍然有增加、但振幅从大约20V 降至13.8V。 虽然振幅减小了、但与 NMOS 变化不成比例。 NMOS 数量减少75%、但该电压脉冲的振幅仅减少不到50%。

    最后、我删除了 VIN 和 LM74502之间的所有四个 NMOS。 测试结果如下。 在栅极驱动器开始工作之前、VOUT 上没有凸点。 但是、当栅极驱动器开始工作时、VOUT 达到大约28V (VIN 为24V)、然后逐渐降低到10V 左右。 在下面的第二张图中、显示 VOUT 和 SRC 引脚上的电压相同、此时 VOUT 可能正在通过 NMOS 的体二极管跟随 SRC。

    为什么 SRC 引脚上的电压行为如此? 当栅极驱动开始工作并使 GATE 引脚上的电压高于 VIN 时、我希望 SRC 引脚应与 GATE 引脚分离、 但在图形中、当 GATE 引脚驱动至35V 左右时、SRC 似乎仍与栅极相连、之后 SRC 降至10V 左右。 这使得 V (GS)变为25V、远远高于技术规格中的值。

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    Michael、您好!  

    正如预期的那样、 从 FET Q2、Q3、Q4和 Q5的漏极到源极的耦合是 VIN 斜升时 VOUT 出现毛刺脉冲的根本原因。

    关于第二个问题、SRC 电压耦合到栅极、您可以详细说明测试条件吗? FET  Q2、Q3、Q4和 Q5是否已断开 ?

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    您好 Praveen:

    在测试中、当我说"我移除了 VIN 与 LM74502之间的所有四个 NMOS "时、Q2、Q3、Q4和 Q5已从电路板上移除、但 Q10、Q19、Q20和 Q21仍留在电路板上。

    测量的信号"GATE "和"SRC"将在 LM74502 (U40)的引脚上测量。 "V (OUT9)"是根据原理图中的 VIN1_P1测量的。 输出侧未连接任何负载。

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    Michael、您好!

    关于  在  移除 FET Q2、Q3、Q4和 Q5时的栅极耦合、我们 将在 EVM 上验证这种行为并返回给您。  

    同时、您是否可以在输出端添加一些负载(100kΩ 到 GND 或10kΩ 到 GND)、以查看 VOUT 和 SRC 电压是否放电。 这样我们就可以了解去耦电流的强度。   

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    您好 Praveen:

    我在输出端使用负载(100k 欧姆至 GND)进行了测试。 现在 VOUT 和电源上的电压在上电期间不会超过25V、而是保持在6V 左右。 当 EN/UVLO 变为高电平时、栅极信号仍被驱动至30V 以上(根据先前的测试已知)。

    下图是100k 欧姆负载在输出端时的情况。 由于现在 V (GS)已达到约25V、NMOS (SiRA80DP)的最大 V (GS)为+20/-16V、我怀疑其余四个 NMOS 已被杀死。

    我可以理解栅极驱动至高电平、因为根据 LM74502数据表的第8.3.3节可实现所有三个条件。 但我想知道 SRC 上的电压来自哪里。

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    Michael、您好!

    您的测试显示、泄漏电流强度 大约为几十 uA。  

    在以下测试条件下针对 EVM 进行测试时、 我们未在 SRC 或 Vout 上看到任何电压。

    • Q3 FET 已删除(下面的原理图供参考)、
    • Q4已组装  
    • 已施加12V 输入电压
    • EN 拉至高电平  

     请在下面找到波形捕获。

    在您的案例中、泄漏来自 Q10、Q19、Q20和 Q21 FET 栅极源。 为了验证这一点、您可以移除这些 FET 并检查 SRC 和输出电压。 移除电路板中的所有8个 FET 后、 SRC 和 VOUT 上不应出现电压上升、这表示不存在通过控制器内部电路到 SRC 和 Vout 的泄漏或栅极电压耦合。