[参考译文] LM74502：上电行为

Michael、您好！  

感谢您联系我们。 我们以前在 LM74502-Q1中没有看到过这种行为。  当栅极关闭时、栅极和 SRC 在内部连接在一起。 因此、也可以在 GATE 引脚上看到 SRC 上的任何电压。  

如您所述、Vin 上升期间的这种行为可能是 FET Q2、Q3、Q4和 Q5的漏极到源极耦合导致的、主要是 FET 的 Cds 导致的。 要验证这一点、您是否可以   从电路板上移除 Q2、Q3、Q4和 Q5 FET、并执行相同的测试、以查看 SRC 引脚上是否存在耦合。

当然是 Michael。 我们将等待您的测试结果

您好 Praveen：

我重新测量了这些信号。

当输出连接器上没有负载时、VOUT 上的脉冲振幅约为20V。 在下图中、通道3是 SHDN (EN/UVLO)信号、而不是 SRC。

然后、我移除了 VIN 和 LM74502之间四个 NMOS (原理图中的 Q3、Q4和 Q5)中的三个、并测量 VIN1_P1。 输出功率仍然有增加、但振幅从大约20V 降至13.8V。 虽然振幅减小了、但与 NMOS 变化不成比例。 NMOS 数量减少75%、但该电压脉冲的振幅仅减少不到50%。

最后、我删除了 VIN 和 LM74502之间的所有四个 NMOS。 测试结果如下。 在栅极驱动器开始工作之前、VOUT 上没有凸点。 但是、当栅极驱动器开始工作时、VOUT 达到大约28V (VIN 为24V)、然后逐渐降低到10V 左右。 在下面的第二张图中、显示 VOUT 和 SRC 引脚上的电压相同、此时 VOUT 可能正在通过 NMOS 的体二极管跟随 SRC。

为什么 SRC 引脚上的电压行为如此？ 当栅极驱动开始工作并使 GATE 引脚上的电压高于 VIN 时、我希望 SRC 引脚应与 GATE 引脚分离、 但在图形中、当 GATE 引脚驱动至35V 左右时、SRC 似乎仍与栅极相连、之后 SRC 降至10V 左右。 这使得 V (GS)变为25V、远远高于技术规格中的值。

Michael、您好！  

正如预期的那样、 从 FET Q2、Q3、Q4和 Q5的漏极到源极的耦合是 VIN 斜升时 VOUT 出现毛刺脉冲的根本原因。

关于第二个问题、SRC 电压耦合到栅极、您可以详细说明测试条件吗？ FET  Q2、Q3、Q4和 Q5是否已断开 ？

您好 Praveen：

在测试中、当我说"我移除了 VIN 与 LM74502之间的所有四个 NMOS "时、Q2、Q3、Q4和 Q5已从电路板上移除、但 Q10、Q19、Q20和 Q21仍留在电路板上。

测量的信号"GATE "和"SRC"将在 LM74502 (U40)的引脚上测量。 "V (OUT9)"是根据原理图中的 VIN1_P1测量的。 输出侧未连接任何负载。

Michael、您好！

关于  在  移除 FET Q2、Q3、Q4和 Q5时的栅极耦合、我们 将在 EVM 上验证这种行为并返回给您。  

同时、您是否可以在输出端添加一些负载(100kΩ 到 GND 或10kΩ 到 GND)、以查看 VOUT 和 SRC 电压是否放电。 这样我们就可以了解去耦电流的强度。   

您好 Praveen：

我在输出端使用负载(100k 欧姆至 GND)进行了测试。 现在 VOUT 和电源上的电压在上电期间不会超过25V、而是保持在6V 左右。 当 EN/UVLO 变为高电平时、栅极信号仍被驱动至30V 以上(根据先前的测试已知)。

下图是100k 欧姆负载在输出端时的情况。 由于现在 V (GS)已达到约25V、NMOS (SiRA80DP)的最大 V (GS)为+20/-16V、我怀疑其余四个 NMOS 已被杀死。

我可以理解栅极驱动至高电平、因为根据 LM74502数据表的第8.3.3节可实现所有三个条件。 但我想知道 SRC 上的电压来自哪里。