[参考译文] TPS544C26：SVID 模式下 TPS544C26间歇性 I2C 读取/写入 NACK 问题

你好、Caleb、

在执行 I2C 读取/写入之前、器件已解锁。 但是、随机寄存器读取/写入 NACK 错误发生在少数板上。

由于器件由 CPU 应用的 SVID 控制、因此 I2C 读取/写入和 SVID 控制之间是否会发生冲突？

谢谢

新生儿

你好，Neo，

明天将发布回复。

此致！

卡兰

嘿、Neo、  

SVID 和 I2C 接口主要是相互隔离的。 我认为冲突的命令不会导致间歇性 NACK。 您能否提供一个生成 NACK 的命令列表？ 我还想在 I2C 的 CLK 和数据线路上放置一个示波器、以便在发送被否定的命令时查看信号看起来是什么样的。

谢谢。
卡勒布

你好、 Caleb、

NACK 发生在随机寄存器读取/写入期间。 从软件团队的日志来看、我至少可以看到以下读取命令发生了 NACK。

VOUT_STATUS 7Ah

READ_VOUT 8Bh

PROTOCOL_ID_SVID C2h

在调试期间、我们尝试连续读取 VOUT_STATUS、NACK 在读取~50次后发生。

下面是来自 逻辑分析仪的 SCL/SDA。

请帮助您在这方面进行核实。

新生儿

嘿、Neo、

我正在咨询我们的数字设计团队以征求他们的意见。 我会在他们回复我的时候作出回应。

谢谢。
卡勒布

嘿、Neo、

数字设计的一些后续问题：  

在您获得 NACK 后、下一次读取/写入是否会产生 NACK？ 如何设置设备地址。 您是否正在使用引脚搭接地址、还是编写地址并将其存储到 EEPROM？

此外、您是否在 I2C 线路上的 IC 附近有滤波电容器？ 您能在布局上展示一下吗？

谢谢。
卡勒布

您好、  

在软件策略中、一旦获得 NACK、测试将 暂停、并将报告错误。 我们不知道 NACK 是否仍然来自下一次读取/写入。

地址通过引脚搭接进行设置。 这是 TI 提供的参考设计、器件 I2C 引脚附近没有滤波电容器。

这是 SCL/SDA 的原理图快照。

下面是 I2C 总线与其他 TI 多相器件共享的布局。

谢谢

新生儿

新生儿。 王 

这位是彼得米勒,我正在为迦勒当他不在办公室的时候。  感谢您分享原理图和布局。

逻辑分析仪在第二个事务中显示器件地址的 NACK、因此并非特定于正在寻址的命令。  是否可以将示波器连接到尽可能靠近 TPS544C26和 TPS544C26的 CLK 和 DAT 引脚、相对于 TPS544C26器件的 AGND？  由于器件地址被"随机" NACK、我担心它们可能是 CLK 或 DAT 上的噪声破坏信号、导致器件无法识别其地址。

尊敬的 Peter：

由于电路板可用性有限、我们目前无法探测 SCL/SDA 信号质量。 电路板可用时尝试执行该操作。

同时、我们在 I2C 线路上具有 R02_D1/R03_D1下拉电阻器、现在这两个电阻器都未填满。  

我们可以尝试使用滤波电容器为他们提供东西、看看是否有任何改进？ 如果可以、我们可以使用多少电容值？

谢谢

新生儿

新生儿。 王 

我建议起始值为10pF。

I2C 规范允许每个桥臂有高达400pF 的电容、但真正的限制因素是确保足够快的上拉以满足时序要求、这取决于上拉终端的强度。  在400kHz (1.25μs 高电平周期)时、上拉/滤波器电容时间常数应小于400ns。

尊敬的 Peter：

我们的系统以 60kHz 或100kHz 的频率运行、我们应该能够具有更高的值？

BTW、请保持此主题开启、分享测试数据、可能会就此问题提出更多问题。

谢谢。

新生儿。 王 

是的、较低的频率可以实现更高的时间常数、但也可能具有较弱的上拉电阻、因此是平衡的。  我建议时间常数不超过时钟周期的1/6 (时钟高电平时间的1/3)