[参考译文] UCC28950：用于从模式时的 SYNC 引脚功能

您好！

您的查询已收到、正在审核中。

此致、

您好！

请检查下面的波形。

OUTB 在距 SYNC 下降沿2.5us 内反相。

在主模式下使用时的同步脉冲宽度不是2.5us？

CH1：SYNC、  CH3：OUTB

另外、三个问题只有一个答案。 请同时回答其余两个问题。
此致、

您好！

您测量错误。  您应该测量同步脉冲的上升沿到后沿。

从您的图来看、它看起来是2.5us。

此致、

您好！

你在谈论什么时期？ 请说明清楚。

了解 CLK 信号是在 SYNC 信号下降后产生的、而 OUTA 和 B 根据 CLK 信号下降而反相是否正确？

正如我多次说过的、请回答第二季度和第三季度。

此致、

您好！

重新读取此内容后、我认为该器件在主器件配置下运行。  我之前提到同步信号(TPW)的周期、距离您的波形约2.5us。  我的错。

请在下方查看您的问题答案。

Q1.从 SYNC 的下降沿到 CLK 的下降沿的时间是多少。

>该 SYNC 信号在正确使用时应提供90度相移。

>要执行此操作、CLK 实际上将是45度脉冲。

>因此 CLK 周期应为(45/180)*(1/FSW)

Q2. SYNC 到输出 CLK 的下降阈值是多少？

>我查看了数据表，但没有提供。  但是、同步比较器使用 CMOS 逻辑电平。

Q3.请告诉我当 CLK 脉冲为高电平时 SYNC 下降时会发生什么情况。

>请参考数据表中的图44。

此致、

您好！

感谢您的回答。

关于 Q3、我想知道会出现以下两种模式中的哪种。

此致。

您好！

它实际上会同步不会被忽略的时钟。  时间应该是基于频率所需的时间以及产生相移所需的时间。

此致、