[参考译文] LM5122：SW 输出故障

Andreas、您好！

感谢您使用 E2E。 您能否提供您的设计原理图？ 此外、当器件损坏时、您是否可以从测量结果中加装示波器？

我期待您的答复。

此致、

莫里茨

您好、Moritz、

很抱歉迟到了回复。 很遗憾、我在论坛中提供原理图有一些问题。 升压级本身与我的 WebBench 设计类似：

webench.ti.com/.../SDP.cgi

关于 WebBench 设计的设计差异：

我们有一个输入电压监控器(窗口比较器)、用于驱动 LM5122的 UVLO 引脚。 如果输入电压处于范围内(介于14V 和51V 之间)、则 UVLO 引脚被驱动为高电平(大约3.3V)。 如果输入电压超出范围、窗口比较器会将 UVLO 引脚驱动至低于0.4V。

我们已经尝试再次使用我们的第二个电源解决损坏问题、但未能让其重复发生。 测量结果显示 SW 节点上没有出现超过最大额定值(-5V /+105V)的任何瞬变。

我假设在这种特定情况下、过压监控器输出开始抖动。 LM5122可能会因 UVLO 引脚的高频振荡而损坏吗？ 根据数据表、如果 UVLO 超过大约1.2V 的使能阈值、则在切换之前总会存在延迟、对吧？

第7.3.7节"软启动"说明："启动延迟(请参阅图22)
必须足够长、以便高侧 BOOT 电容器可由内部 BST 电荷泵完全充满电。

这意味着什么。 启动延迟是否为器件内部延迟、图22中所示的此时间由哪些参数或元件值决定？

提前感谢。

此致、

安德烈

尊敬的 Andreas：

感谢您提供更多详细信息。

输入电压参数方面存在一个问题、这让我难以理解应用。
它们设置的输入电压范围为典型值18V-33V、最坏情况下为12V-40V。

故障条件表明输入电压为51V。
即使在 UVLO 快速拉低和拉高的情况下发生"抖动"效应、也会在48V-50V 附近的输入电压下发生这种情况、对吗？
这高于指定的输入电压。

正确的是、这仍低于器件的绝对最大值、因此预计不会发生器件损坏。
但是、如果设计针对 VIN 33V 最大值进行了优化、则在48V 下运行时、调节可能会变得不稳定。

您能否更详细地解释为什么在 UVLO 引脚上执行这个电压监控器？
如果 Vin 高于 Vout、器件将停止开关并进入旁路模式。
此外、如果 Vin 高于器件的绝对最大值、IC 都会损坏、无论 UVLO 为高电平还是低电平都是如此。

关于启动序列问题、
当 UVLO 被拉至低电平时、SS 和 VCC 将开始放电。
之后将 UVLO 拉至高电平将启动包括内部延迟在内的新斜升序列。
如果 SS 和 VCC 尚未完全放电、则斜升部分(如软启动)将被严格缩短。 如果 Vout 也没有放电、这应该不是问题。
BST 电容器也会在斜升序列期间充电。 需要此电压来驱动高侧 FET。
但是、如果 BST 也未放电、则开启高侧 FET 没有问题。

谢谢、此致、
尼克拉斯

您好、Niklas、

感谢您的答复。 首先是关于输入电压规格的信息。 标称输入电压为28V、正常范围约为18V 至33V。 我们有一个异常范围、在这个范围内我们的电源也必须运行。 因此、根据设计、PSU 可在低至12V (持续30s)和高达48V (短期> 51V)的电压下工作。 电源输入端的短时瞬态电压可通过线性稳压器限制在大约53V。 但是、我们允许电源仅在高达51 - 52V 的电压下运行。超过此电压(例如60V 或84V)将触发我们的输入电源监控器(OVLO)并将 UVLO 引脚拉低。 这种大约51V 的关断是为了防止瞬态电压限制器过载、因为它是作为线性稳压器运行的。 在正常运行条件下、瞬态限制器将像开关一样工作(基本上除了 RDS (on)以外没有损耗)。

第二个比较器在 UVLO 条件下以相同的方式工作(输入电压低于阈值)。

更换组件后、我重新完成了测试。 我测量了 UVLO 和升压转换器的 SW 节点、并注意到从过压状态恢复(输入电压缓慢下降至 OVLO 释放)后、我可以观察到 UVLO 引脚电压从高电平快速变为低电平。 的低电平脉冲为几微秒、周期与开关周期相同。 在 UVLO 抖动期间、SW 节点电压达到了大约100V 甚至更高的高值。 我已经尝试过几次了、但是忘记保存屏幕截图了、一些试验之后 LM5122再次死机。 我会尝试在接下来的几天内进行新的测量。

因此、比较器电路的迟滞似乎太低、我们可能会遇到 PCB 布局问题、从而将开关噪声耦合到 UVLO 线路。 这是一个设计问题。

不过、由于您提到内部有一个延迟 IC、因此我预计不会出现这种行为。

问：在某些情况下、是否可能没有延迟(例如、UVLO 引脚上非常短的低电平脉冲<10us)？

提前感谢！

此致、

安德烈

尊敬的 Andreas：

感谢您的更新和详细说明。
通过高频 UVLO 开启和关闭器件确实可能会导致意外行为。
为了避免这种情况、UVLO 具有内部迟滞、通常应防止在 UVLO 引脚上发生抖动、但主动将引脚拉高和拉低会导致迟滞无用。

如果器件的关断时间过短、SS CAP、VCC CAP 等将不会放电、并且内部状态机可能反应不够快、无法将系统完全置于关断模式并重新进入初始化/启动状态。
遗憾的是、我没有与此相关的测试数据、因此该理论仅基于系统设计。

一般而言、UVLO 本身的抖动不应损坏器件。 但是、如果器件在接近绝对最大额定值的情况下运行、如您的测量结果所示、不规则开关周期导致的电压过冲可能会带来危险。

在正常操作期间、您是否已经在 SW 电压处看到过冲或振铃？
有效的解决方案通常是减少 SW 引脚的电压过冲、从而使设计变得更加稳健。
为此、可以使用栅极电阻或缓冲器。

此致、
尼克拉斯

您好、Niklas、

感谢您的信息。 我在实验室里花了一天的时间来调查这个问题。 基本而言、我增加了 迟滞后电源正常运行而不会损坏、因此不再发生高频抖动。

在将 UVLO 与电阻分压器结合使用时、还存在以下风险：在低迟滞情况下、LM5122可能会在低输入线路和最大频率下开始抖动。 电源内部压降导致的负载(例如在 EMI 输入滤波器中)。 我在其他设计中使用其他器件也遇到过这种情况。 窗口比较器为我们设置 UVLO 阈值和 UVLO 释放阈值提供了更大的自由度、并且在大多数情况下、这些阈值的容差范围更小。 此外、它是一个现有设计、并且没有更改。

我同意您的说法、即 UVLO 引脚本身不会损坏器件。 但情况就是这样、到目前为止、我可以从设计角度看到、我们远低于最大额定值。

我们在 SW 节点处没有过冲或振铃。 目前、我们将使用两个并联的 MOSFET (BSC160N10)、一个用于低侧的通用1R 栅极电阻器、一个用于单个高侧 MOSFET 的10R 栅极电阻器(同一器件型号)。 我已经和低侧开关 MOSFET 的栅极电阻器玩过一个、把它提高到大约5R。 MOSFET 栅极的上升时间在大约20ns 内。 没关系。

我尝试再次进行测量、并使用来自 SW 节点的示波器屏幕截图向您发送更新。

问：需要多长时间才能确保内部状态机做出反应？

此致、

A·N·

尊敬的 Andreas：

感谢您的额外说明。
如果能在 UVLO 抖动期间看到更多的示波器镜头、我将不胜感激。

在此期间、我将与一位设计人员取得联系、了解关断和 UVLO 的内部信号流以及建议使用的最短关断时间。
我将在下周早些时候发布这方面的最新消息。

此致、
尼克拉斯

您好 Niklas、

很遗憾、我没有 UVLO 抖动案例的示波器屏幕截图。 由于迟滞增大、我不再有抖动。 不过、我会在运行期间向您发送开关节点波形、正如您在上一答复中所要求的那样。 您可以看到、我们有非常干净的波形。 测量是使用无源探头和标准接地引线完成的。 输入电压为28Vdc、升压器输出电压为66V。

安德烈亚斯

尊敬的 Andreas：

感谢您的波形拍摄。
我同意系统在这里看起来稳定、并且没有异常过冲。
我仍在等待设计端的回复。

请允许我多花1-2天时间在这里获得回复。

谢谢、此致、
尼克拉斯

尊敬的 Andreas：

很抱歉耽误了很长时间。
我仍在等待设计人员对其进行研究。 (显然、他们的工作量很大、回复时间比预期的要长)
我又发送了一封邮件、要更加紧急地推动提供支持。

我将最迟在周一向您提供另一份更新。

非常感谢您的耐心。

此致、
尼克拉斯

您好 Niklas、

感谢您报告实际状态。 同时,我再次研究 数据表。 在第7.3.1节中、我发现以下陈述：

"除了 UVLO 迟滞电流源、在 UVLO 的上升沿和下降沿都有一个5-μs 抗尖峰滤波器、
切换有助于防止上电或断电时发生抖动。"

这在某种程度上与我关于 UVLO 上状态机最小脉冲长度要求的问题直接相关吗？

安德烈亚斯

尊敬的 Andreas：

以下是来自设计的反馈：
具有高频的关断/导通确实有可能导致器件故障。
之前未发生这种抖动导致的过压而导致 SW 引脚损坏的情况、因此该行为的确切原因(例如状态机毛刺)尚不清楚、需要进一步调查和仿真。

在预防方面、建议使用设计向外部 OVP 电路添加迟滞(就像在身边所做的那样)。
此处建议最小迟滞为100mV。 (您甚至可以高达200mV 以留出额外裕量)

您刚才提到的数据表中的5us 抗尖峰脉冲滤波器是一种预防措施、可避免像您想象的那样在导通和关断事件时发生抖动和干扰。 但是、该特性旨在在迟滞之外工作、因此 应实施这两种保护以确保平稳运行。

此致、
尼克拉斯

您好 Niklas、

感谢您的反馈。 我想问一下我们的 UVLO 控制是否会成为一个问题。 如前所述、我们通过外部比较器驱动 UVLO 作为"数字输入"、而不是作为精密使能。 请查看随附的图。

根据我的仿真、电容器可抵消迟滞。 如果达到 UVLO 使能阈值、则10uA 电流不会导致所需的 UVLO 电压变化。 出于其他原因、我们无论如何都必须将 R30的值增加到大约22k。 根据数据表、UVLO 输入端不需要滤波电容。 我对吗？ 我已经检查了评估板的原理图。 有时会采用一个电容器(最大值为 100pF)。 一般问题：

Q1：TI 是否允许在 UVLO 输入端使用(滤波)电容器？ C54的值越高、比较器功能的迟滞越小。 由于我们将其驱动为数字输入、因此这应该不会有问题。 不过、这 可能会在内部导致 IC 出现一些问题。

首先、我们尝试增大 C54的电容值(大约10nF)、同时增大外部比较器的迟滞、以应对"抖动"和潜在的损坏 问题。 这可能是错误的修复。

问题2：电容可能有哪些副作用？ 编译比较器除了使能的电流源外没有指定的迟滞

Q3：如果允许使用电容器、最大值应该是多少？

实际上、我已经使用电阻分压器 R30=22k、C54=100k 进行了测试、一切正常。 从数据表中可以看出、电阻式分压器是 UVLO 引脚的正确实现方式。 22k 的电阻器将为我们提供220mV 的迟滞。

提前感谢！

安德烈亚斯

尊敬的 Andreas：

感谢您的额外备注。

Q1：是的、可以在 UVLO 处使用电容器。

Q2：较大的电容将减小 UVLO 的上升/下降斜率。 如果电压非常缓慢地超过启用/禁用阈值、但随后 IC 的内部迟滞会变为有效状态、这会增加抖动的风险、因此我在这里从器件的角度看不到问题。

Q3：电容器没有最大值。 驱动器信号 只需足够强、即可为电容器充电并启用器件。

此致、
尼克拉斯

您好 Niklas、

非常感谢您为我们的 UVLO 控制提供的答案。 这很有帮助。 在我们关闭 TT 之前、我想澄清以下根据您的回答弹出的两个问题：

"...SW 引脚上由于这种抖动引起的过压而损坏的情况以前没有发生、因此这种行为的确切原因(例如状态机毛刺)尚不清楚、需要进一步调查和仿真。"

问题1：TI 是否会对此进行调查并加以跟踪？

Q2：除了 Q1：如果您需要客户测量、您需要哪些信号(例如 SW 节点、UVLO 等)会重点说明有关电压阈值或时序的哪个详细信息？ 这对于在发生器件损坏之前进行测量非常重要。

Q2:避免这种情况的建议手段是什么? 我们的措施(增加外部比较器的迟滞、改进 PCB 布局以避免串扰问题)是否走在正确的道路上？ 您对我上次回复中提到的 UVLO 信号滤波/信号调节有什么建议吗？

所有这些操作的主要目的是避免升压器输出端的潜在电压失控或任何不安全的运行导致潜在的损害。

非常感谢你的支持,我感谢。 期待您的回复。

此致、

安德烈

尊敬的 Andreas：

是的、我们将继续调查此问题、以确保我们了解根本原因并知道如何避免此类故障。
如果我们获得有关本例的其他数据、从而可以更有效地进行仿真、将会有所帮助。

您曾提到无法在论坛上共享您的原理图、但您可以通过私聊将其发送给我吗？
然后、我们还可以立即执行一般性回顾。

关于测量、在抖动事件情况下看到 UVLO 和 SW (以及可选的 VCC 和 SS)会有所帮助。
如果我正确理解、那么这个问题不会再次发生、因为现在已经存在迟滞、因此我不确定这种情况是否仍然可以再次发生。
不过、如果要了解 UVLO 信号在发生故障时的行为、我们可以尝试重新创建此场景、这将非常有用。

基于此、我们还可以针对 UVLO 滤波器/信号状况提供更明确的建议 、以避免潜在的故障。

此致、
尼克拉斯