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[参考译文] TPS3421：TPS4321EG 芯片相关问题

admin
Guru**** 2337870 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1215405/tps3421-tps4321eg-chip-related-issues

器件型号：TPS3421

您好，

TPS4321EG 芯片、当 PB1和 PB2引脚同时下拉时、复位引脚是否会被下拉400ms？ 如果400ms 后、当 RESET 被上拉时、PB1和 PB2仍然为低电平、复位引脚会被立即再次下拉还是不会再次下拉？

客户是否见数据表中的以下内容表示、即使 PB1和 PB2保持低电平、输出仍会被上拉、除非 PB1或 PB2被上拉然后下拉？ 请帮助确认。 谢谢！

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    TI__Guru**** 2337870 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Jeno：  

    根据该时序图、必须至少有一个引脚变为高电平并在超过 Trst 时间后驱动为低电平、器件才能重新置位复位并下拉复位引脚400ms。 因此、400ms 后、如果 PB1和 PB2保持低电平、在 PB1或 PB2引脚中的一个被拉高然后拉至 TRST 外部的低电平之前、不会再次下拉 RESET 引脚。

    希望这对您有所帮助。

    约书亚奥地利