[参考译文] TPS22953-Q1：最大负载时的时序规格

尊敬的 Matisse：  

在 SNS 电压超过 VIH、SNS 且 PG 被置为高电平之间有一个 tBLANK 时间、通常为100 µs。 此器件的 PG  td tr 取决于 EN 超过 VIH、EN 且 SNS 上的电压超过 VIH、SNS、因此、除非 VSNS>VIH、SNS 电平对应于输出的90%、否则从 EN 到 PG 的延迟不会是 VIH+SNS+100us。 相反、从 EN 为50%到 PG 置位的总延迟将是 VSNS>VIH、SNS)+100us (从输出为10%到 td 的时间)。  

此外、 在下降侧、EN 电压或 SNS 电压之间有一个 tDEGLITCH 时间、通常是5 µs 时间、低于其各自的 VIL 电平与 PG 被拉低之间。  

在手头没有 CT 的情况下、我们没有 Vout=1V、Iout=5A 时的延迟和趋势数据。  

我建议使用此处提供的 EVM： https://www.ti.com/tool/TPS22953EVM 、以确定应该预期的延迟和目的地。  

如果无法做到这一点、则需要在实验室中对典型值进行测试。  请注意、  TI 不能保证该值、因为数据表中没有该值。 此值应仅用作设计参考；这是您希望继续操作吗？  

此致、  

伊丽莎白