您好!
我在我的系统上使用 TPS40428、它正在工作、并不断向 FPGA 输出1V。
但同时、PMIC 的 Vripple 输出为520mV、会影响其他电压轨、可能会导致 DRAM 校准失败。
环路补偿电路中的 RLC 值是否发生变化、可以优化输出电压?
e2e.ti.com/.../TPS40428_5F00_output_5F00_noise.pdfe2e.ti.com/.../7206.TPS40428-loop-calculation_5F00_20230221.xls
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您好!
我在我的系统上使用 TPS40428、它正在工作、并不断向 FPGA 输出1V。
但同时、PMIC 的 Vripple 输出为520mV、会影响其他电压轨、可能会导致 DRAM 校准失败。
环路补偿电路中的 RLC 值是否发生变化、可以优化输出电压?
e2e.ti.com/.../TPS40428_5F00_output_5F00_noise.pdfe2e.ti.com/.../7206.TPS40428-loop-calculation_5F00_20230221.xls
尊敬的 Mahoud:
1.计算得出开关频率为~497kHz
2.我认为示波器跟踪到了错误的峰值,得到了163kHz
请参阅我的光标位置、该位置给出了495kHz
70kHz 来自我的设置环境功耗、因此我还没有捕获这些噪声
实际上中间最大的峰值是由波纹大于100mV 的70kHz 噪声引起的
TPS40428 Vripple 的500kHz 噪声为~100mV
4.另一个具有500kHz 和630kHz 开关频率的5V 和3.3V 稳压器。
5.我已经把 TPS40428 sch 和环路计算表放在了第一个位置
此致。
尊敬的 Mahmoud:
如您所说、我尝试在 R66上和频域中捕获波形、我希望它包含足够的信息以用于分析
我还放了一些器件型号、 我在设计中使用过、因为我担心器件 ESR 可能不适合我的设计
100uF - TAJD107M016RNJ
560uF - 16SVF560M
47uF - GCM32EC71A476KE02K
22 μ F - GRM32ER71E226KE15L
390nH - FP1007R6-R39-R
此致。
尊敬的 Alex:
560uF 电容器的 ESR 为14m Ω、并与7/47uF 并联。 47uF 陶瓷 ESR 约为2m Ω。 有效 ESR 大约为(7*47uF/560uF)*14m Ω=8.225m Ω。
计算得出的电感器纹波电流为4.7A。 因此、由于 ESR 产生的输出纹波为8.225m Ω* 4.7A = 38.66mV。
数据表中的输出电容为纯陶瓷电容。 请移除560uF 电解电容器、并用等效的低 ESR 陶瓷电容器替换。 我们仍需要使用波特图检查稳定性。
此致
尊敬的 Mahmoud:
我为 FPGA 使用了电容器组合、包括 Kyocera AVX TPM、TAJ 系列、KEMET T491系列、并且具有0,805,0402 MLCC 的不同值
与我放置在电压输出附近的 Alu 电容器相比、这些靠近负载的电容器具有更大的 ESR
此致。
器件型号
TPME337M016R0050
TAJD107M016RNJ
T491D476K025AT
CGA4J1X7S1E106K125AC
GRM155R71H103KA88D
GRM188D71A475KE11
GRM155C71A225KE11D
GRM155R71A474KE01D
GCM155R71C224KE01