[参考译文] LM5123-Q1：请查看该升压转换器设计

你好，Harry

感谢您的快速回答！

请原谅丢失的附件。 奇怪的是,我可以看到所有的图像,甚至注销在不同的浏览器...  图像和填充的计算器以 zip 存档形式附加到该回复中。 希望这能够起作用。

关于传感电阻器：谢谢您提供提示、我将完全按照快速入门计算器的建议进行设置(四舍五入为1mΩ)。 尽管我不知道电流限制裕度的理想值、它决定了计算值。 您认为3mΩ 正常吗？ 这是裕度为60%的建议值。

当前的层堆叠 不会反映您的建议。 它为大电流区域使用多层、以最大程度地减小电阻和阻抗。 "那你打算怎么办?" 在我看来、电源和信号是完全分离的、但我可能会错了。  

放置一个网带以连接外露焊盘上的 PGND 和 AGND。

如果没有图像,很难判断 SW 覆铜的大小;-)

图片提取自外部低侧频闪灯 FET 所在的原理图。 您是否担心它引入的高 di/dt 瞬态？ 如有必要、可以通过 RC 平滑来限制压摆率。

我期待您的回复。

此致、
艾达里安

e2e.ti.com/.../TI_5F00_E2E_5F00_LM5123_2D00_Q1_5F00_Layout_5F00_Review_5F00_Attachments.zip

尊敬的 Adrian：

感谢提供文件。

原理图中已经有很多改进空间。
缺少了大多数重要组成部分。 您使用了什么作为参考？
请查看我们的 EVM、其中显示了必要的器件。

-直流/直流转换器不能工作,没有一个合理大小的陶瓷输入/输出电容器。
您将需要在输出端添加多个10 µF 陶瓷电容器。
将100nF 和10uF 电容中的一个电容非常靠近高侧 FET 放置。
-请为栅极电阻器添加占位符(在栅极线路中)。
LM5123实际上是专为双 FET 而设计的。 对于单个 FET、您需要添加2欧姆至5欧姆范围内的栅极电阻器。
请确保两个电阻器保持相同、并且电阻也不要超过5欧姆。
-请为电流检测信号添加滤波器。
请勿在 CSP 线路中插入电阻器！
但在 CSn 线上插入一个电阻器、并在 CSP 和 CSn 之间插入一个电容器。 将此电容器尽可能靠近控制器放置。

低侧 FET 将消耗大部分热量。
如果该 FET 使用小型封装、则会产生适得其反的效果。

对于布局、请遵循数据表第11章中的布局指南。
在图11-1所示的示例中、功率级具有 U 形(左侧为输入和输出)。
这种放置方式比您在 EVM 上看到的放置方式(从左到右)好得多。
如果可能、请遵循这样的 U 形。

栅极环路的最佳放置位置是相互重叠并位于相邻的层上。
如果要使用这种放置方法(而不是在同一层上并排)、请确保轨道位于直接相邻的层上、中间没有任何物体。
PGND 正上方的 LO (到 PGND 引脚)。 和 HO 直接高于 SW、

敏感信号的屏蔽装置主要是一个好主意、但它们需要更宽(粘附在信号轨道旁)。
但请勿让引线在一端悬空、尤其是用于屏蔽的引线。
这类引线会形成天线并拾取大量噪声。
要么使用完整的 AGND 层屏蔽敏感信号、要么至少屏蔽一些较大的连接区域。

顺便说一下、黑色区域是否真正没有铜？
如果这是一个好主意、请与您的电路板供应商联系。
我听说这种铜的不均匀分布会使电路板不稳定。

此通信和任何相关通信中的所有信息均"按原样"提供、"商品售出概不退换"、并且遵守 TI 的重要声明( http://www.ti.com/corp/docs/legal/important-notice.shtml )。

此致
哈利

哈利、您好！

感谢您查看第一版和您的详细建议！

bo xia1 said:

原理图中有许多改进空间。
缺少了大多数重要组成部分。 您使用了什么作为参考？
请查看我们的 EVM、其中显示了必要的器件。

在本例中、很高兴我问了这个问题。 这是我第一次设计功率更高的开关电源、它显示了... ：-)
回答您的问题：我使用了 LM5123-Q1的数据表和本 应用手册。 我还看过了 EVM 的原理图、但诚然、我只看过了它的布局。 对于 布局、我遵循了数据表的布局指南部分。

关于您的建议：

bo xia1 said:

您需要在输出端添加多个10 µF 陶瓷电容器。

我认为数据表中的注释将会有所帮助。 当我在 EVM 上看到它们时、我认为它们只是为了尽量减少纹波。

版本2具有 四个10µF 1210 X7S 输出电容器。 我还在输入上添加了两个。 请告诉我,如果你认为更多是有益的。

使用太 少的中等值(10µF) 陶瓷输出电容(如 修订版1中所示)是否正确、这不仅意味着更高的输出纹波、而且会破坏控制环路的稳定、即使存在高频(100nF)滤波电容器也是如此？

电解电容器是主要用于提供更好的瞬态性能还是会显著影响控制环路？ 如果它们对稳定性不重要、则可以减小其数量或选择更小的值、以节省成本和空间。

bo xia1 said:

请添加栅极电阻器占位符(在栅极线路中)。

我假设这是为了防止栅极电荷很小时可能出现振铃。
您认为 在此设计中最好使用两个 FET 吗？ 总导通损耗将 减半。 通过展示这一点、总开关损耗将会加倍、原因是栅极电荷加倍导致上升/下降时间下降。 这是真的吗？

bo xia1 said:

请添加当前检测信号的过滤器。

为什么在数据表中将其描述为"可选元件"？
该 EVM 使用100pF 和100Ω 的值。 这些通用值也适合此设计吗？

bo xia1 said:

低侧 FET 是将大部分热量散发出去的 FET。
如果此 FET 使用小型封装、则适得其反。[/引号]

感谢您的提示、 但应使用此模型来耗尽我们的库存。

bo xia1 said:

有关布局、请遵循数据表第11章中的布局指南。
在图11-1所示的示例中、功率级具有 U 形(左侧为输入和输出)。
这种放置方式比您在 EVM 上看到的放置方式(从左到右)好得多。
如果可能，请遵循这样的 U 形。

 修订版1是否还没有遵循这样的 U 形？

bo xia1 said:

栅极回路的最佳放置方式是相互叠放，在相邻的层上。
如果要使用这种放置方法(而不是在同一层上并排)、请确保轨道位于直接相邻的层上、中间没有任何物体。
PGND 正上方的 LO (到 PGND 引脚)。 和 HO 直接高于 SW、[/报价]

对于版本2、栅极和源极布线大部分相互重叠、以尽可能减小环路面积。 请查看新图像。 但栅极电阻器的作用有所不同：我怀疑 HO 迹线(蓝色)与 SW 迹线(棕色)的接近程度是否足以弥补这两个过孔的作用。 考虑此替代路线(粉色)：

bo xia1 said:

敏感信号的屏蔽物主要是一个好主意，但它们需要更宽(在信号轨道旁边突出)。
但请勿让引线在一端悬空、尤其是用于屏蔽的引线。
这类引线会形成天线并拾取大量噪声。
要么使用完整的 AGND 层屏蔽敏感信号，要么至少使用一些较大的连接区域。

版本2使用第5层作为完整的 AGND 屏蔽和参考平面。 电流检测布线布置在底层。

bo xia1 said:

顺便说一下，黑色区域是否真正没有铜？
如果这是一个好主意、请与您的电路板供应商联系。
我听说这种铜的不均匀分布会使电路板不稳定。[/引述]

他们说没问题、但我还是把它更改成了更均匀的分布。

其他一些问题：

1. 那么外部频闪灯 FET 会怎样呢？
2. 在数据表的示例布局中、PGND 有一个缝隙来分隔区域(请参阅图)。 在 EVM 上、此间隙不存在、但无论如何、它的布局都截然不同。 您推荐它吗？

希望这次能正确插入图像：

原理图修订版2：

PCB 层修订版2、3D 再从上到下：

为了以防万一、我再次包括一个 zip 压缩包：

e2e.ti.com/.../Images_5F00_Revision_5F00_2.zip

此致、
艾达里安

[/quote][/quote]

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尊敬的 Adrian：

此设备的专家不在办公室、直至下周开始。 期待他在下周开始时给出答案。

最重要的是、您必须准确知道当电源开关导通和同步 FET 导通时功率级的电流流向的位置。 并查看返回路径。 您应该始终从输入电容器开始、然后跟随电流环路、并返回到该输入电容器。 下一个重要参数是 MOSFET 的栅极信号。 使它们保持较短的间距、如果可能的话将它们相互重叠、不要忘记 SW 是高侧 FET 的返回点。

此致、
布里吉特

您好、Brigitte：

感谢您提供的信息。

是的,我注意到电流环路,并尝试遵循哈利的所有建议。 我期待着他对修订版本2的意见。

此致、
艾达里安

尊敬的 Adrian：

现在这看起来要好得多。
我将完全移除 C9并仅将 C8保持在 FET 旁边(可能将 C9靠近 J2)。
这将在 PGND 层中为您提供更直接的连接。
您能否在顶层构建一个 AGND 岛(如数据表中所示)？
然后、所有 AGND 元件将更直接地连接、而不是通过所有这些过孔连接。

今天晚些时候、我将详细介绍栅极环路和电流检测信号。

我对您大量切割底层上的 GND 层不是很满意。
出于散热考虑、最好将轨道移至两个 AGND 层之间的内层或至少 AGND 部分。

GND 平面上的间隙旨在"屏蔽"输入、使其免受更高噪声的输出的影响。

您能否更详细地介绍一下频闪概念：
是否要完全断开负载并重新将其打开？
它是否意味着一个数字功能(完全开启或关闭、在这两种状态之间没有平稳过渡？
时序是什么(PWM 频率和占空比范围)？

为何要使用两种不同的 FET (高侧与低侧)？

此致
哈利

哈利、您好！

非常感谢您的回复！

bo xia1 said:

我将完全移除 C9并仅将 C8保留在 FET 旁边(可能将 C9移至 J2附近)。

C9已移至 J2附近。

bo xia1 said:

您能否在顶层构建 AGND 岛(如数据表中所示)？
然后所有 AGND 元件将更直接地连接、而不是通过所有这些过孔连接。

已建立一个 AGND 岛。 我将过孔保留在那里、以确保与其他 AGND 平面的良好连接。

bo xia1 said:

我不是很高兴你这么多地切割了底层的 GND 层。
出于散热原因，最好将轨道移至两个 AGND 层之间的内层，或至少 AGND 部分。

我认为最坏情况是 Vout 曲线、因为它在热开关下方运行？  它的路径已修改、但它不像您建议的那样位于内层上。  您认为这主要能够缓解负热效应吗？

bo xia1 said:

接地平面中的间隙旨在"屏蔽"来自较高噪声输出的输入。

输入对噪声不敏感。 在我看来、间隙似乎会增加电阻。 "你怎么知道的?

bo xia1 said:

您能否更详细地描述选通概念：
是否要完全断开负载并重新将其打开？
它是否意味着一个数字功能(完全开启或关闭、在这两种状态之间没有平稳过渡？
时序是什么(PWM 频率和占空比范围)？

是的、它是完全断开和纯开启或关闭。  计划实施选通/闪烁效果。 我们并不是要通过 PWM 来降低 LED 亮度、而是使用 LM5123-Q1的输出电压跟踪功能来实现这一目的。 最大频率低于50Hz。 占空比的范围可以是0%至100%。
占空比为0%的特殊情况将用于在器件关断时将 LED 与电池组完全断开。
如果瞬变证明产生过多 EMI、则可以降低外部 FET 的压摆率。

bo xia1 said:

您为什么使用两种不同的 FET (高侧与低侧)？

低侧 FET 具有较低的栅极电荷。 高侧 FET 具有较低的反向恢复电荷。

原理图未与修订版本2相同。 以下是版本3的 PCB 图像、3D 图像和从上到下的图：

此致、
艾达里安

编辑：我已经在 Booster_Enable 轨道下方新的 AGND 岛上添加了一些通孔、以使其不浮动。 图像未显示此内容。

尊敬的 Adrian：

由于银行节假日、敬请期待周五回复。

此致、

峰值

尊敬的 Feng：

感谢您提供的信息。

此致、
艾达里安

尊敬的 Adrian：

很抱歉耽误你的时间。

关于 GND 区域的间隙：
一般来说、输入对噪声不敏感、但在您打开和关闭负载的应用中、您可能会看到一些影响。
无论如何，现在我不想说有必要这样一个差距。

LM5123的栅极驱动器专为双 FET 而设计。 连接单个 FET 已经产生了一些振铃、您需要添加栅极电阻器来更大限度地减少这种振铃。
因此、使用具有低栅极电荷的 FET 会使问题变得更大。
因此、出于热原因以及为了实现自适应死区时间控制的对称性、我建议也将高侧 FET 用于低侧。

关于底层、我想我无法理解该点。
控制器下方的散热过孔可将热量引导通过电路板到达底层、并将外层的覆铜区用作均热片。
但底层的所有轨道基本上都是在切割均热片并尽可能减少固体铜面积。
因此、出于散热原因、最好将走线移动到内层-介于两个 AGND 层之间或至少是 AGND 部分之间。

CSn 和 CSP 非常敏感。 此外、TRK 信号非常敏感、应屏蔽有噪声(开关)的信号。
正如您可以想象的那样、PGOOD 并不敏感、可以路由到任何位置。

开关节点应保持较小。 因此请不要在底部添加大多边形。

我建议堆叠以下层：

顶层：具有 PGND + AGND 岛的功率级
第2层：实心 PGND 层+输入电压和输出电压多边形+栅极驱动信号
第3层：实心 PGND 层
第4层：实心 AGND 层作为屏蔽
第5层：实心 AGND 层+敏感信号
爬虫层：实心 AGND 层(控制器冷却)
请勿在 AGND 和 PGND 之间或第5层中任何敏感信号下方的任何其他信号之间形成间隙！

我仍然担心这种频闪概念。
负载快速变化将迫使控制器尝试对此进行补偿。
我怀疑您能否提高压摆率以使其能够跨越升压器的多个周期。

也许您可以利用 TRK 功能进行实验、在您完全关闭 LED 之前缓慢地关闭输出。

此通信和任何相关通信中的所有信息均"按原样"提供、"商品售出概不退换"、并且遵守 TI 的重要声明(www.ti.com/.../important-notice.shtml)。

此致
哈利

哈利、您好！

感谢您的回复！

bo xia1 said:

关于 GND 区域的缺口：
一般来说、输入对噪声不敏感、但在您打开和关闭负载的应用中、您可能会看到一些影响。
无论如何,现在我不会说这样的差距是必要的。[/报价]

好的、目前还没有添加间隙。

bo xia1 said:

LM5123的栅极驱动器专为双 FET 而设计。 连接单个 FET 已经产生了一些振铃、您需要添加栅极电阻器来更大限度地减少这种振铃。
因此、使用具有低栅极电荷的 FET 会使问题变得更大。
因此、出于散热原因以及为了实现自适应死区时间控制的对称性、我建议也将高侧 FET 用于低侧。

现在、两个 FET 的模型相同。 我想通过降低栅极电荷来最大程度地减少开关损耗、但我想振铃也没有帮助。

bo xia1 said:

关于底层，我想我不能得出要点。
控制器下方的散热过孔可将热量引导通过电路板到达底层、并将外层的覆铜区用作均热片。
但底层的所有轨道基本上都是在切割均热片并尽可能减少固体铜面积。
因此,出于散热原因,最好将轨道移动到内层-在两个 AGND 层之间或至少 AGND 部分之间。[/引号]

对不起、我没有考虑控制器的热性能。 我假设它的功率耗散很小。 数据表中未提供运行期间的总功率耗散值、仅提供睡眠模式和 Vcc 稳压器可提供的最大值。 应该期望什么？

bo xia1 said:

交换机节点应保持较小。 因此，请不要在底部添加大多边形。

您是否认为当前冷却区域(背层上的 Vout 和 SW)过大？ 我相信它们对 FET 散热有很大帮助。

bo xia1 said:

我建议堆叠以下层：

顶层：具有 PGND + AGND 岛的功率级
第2层：实心 PGND 层+输入电压和输出电压多边形+栅极驱动信号
第3层：实心 PGND 层
第4层：实心 AGND 层作为屏蔽
第5层：实心 AGND 层+敏感信号
爬虫层：实心 AGND 层(控制器冷却)

[/报价]

已根据您的建议对堆叠进行了调整。 第2层和第3层是否也应该具有模拟岛？

bo xia1 said:

请勿在 AGND 和 PGND 之间或第5层中任何敏感信号下方的任何其他信号之间建立间隙！

"那你打算怎么办?" 您是否意味着第4层和第6层应该是实心 AGND 平面？ 版本4在这些层中只有通孔和 THT 焊盘有间隙。 (背面层上的两个冷却区加上模式焊桥)

bo xia1 said:

我仍然担心这个频闪概念。
负载快速变化将迫使控制器尝试对此进行补偿。
我怀疑您是否可以提高转换速率、使其能够在增强器的多个周期内达到。

在特性评估过程中、 是否 要检查/探测除 Vout 和 SW 之外的任何信号、以确认这些选通开关瞬变期间的安全行为？

bo xia1 said:

也许您可以尝试使用 TRK 功能在完全关闭 LED 之前缓慢关闭输出。

好主意、我们一定会尝试。

版本4的原理图：

版本4的 PCB 图像、3D 以及从上到下依次为：

此致、
艾达里安

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尊敬的 Adrian：

没错、该控制器的功耗相当小。
然而、顶层没有用作均热片的多边形、
因此、由于存在散热过孔、至少在底层允许一些耗散会更好。

数据表中未提供任何值、因为它在很大程度上取决于外部元件。
VIN 和内部稳压器上的压降只是一部分。 此外、还会看到栅极驱动器的功率耗散、当栅极引脚拉至 GND 时也是如此。

当前的冷却区域(背层上的 Vout 和 SW)不会太大。 我刚才提到过、是为了避免您使它们变大。

是的、第4层和第6层应该是实心 AGND 平面、至少在敏感信号的布线区域中是如此。
过孔和冷却区域产生的间隙很好。

第2层上有一个模拟岛很好、因为它会屏蔽顶层下面的信号、第3层不需要它。
实际上没有必要在 AGND 和 PGND 之间的边界上放置那么多的过孔。

仍然有一件事需要更改：
现在将第2层中的 LO 布线直接放置在顶层 AGND 和 PGND 之间的边界下方。
只能在 PGND 中覆盖。

可能会将 R6和 Enable 信号的轨迹进一步上移。
然后、移动顶层上 AGND 岛的边界也进一步到达现在所有这些过孔所在的区域。
在第2层上、如果 LO 轨道能够被 PGND (LO 和 AGND 岛之间的一个薄 PGND 区域)完全包围的话、也会很好。

对于启动：
除了 Vout 和 SW 外、有趣的是看到在 R1和 L1 (提起电感器并为电流探头插入电缆环路)以及 LO 和 HO 之间测量的电感器电流。
您将需要调整栅极电阻器、以便开关节点和栅极驱动信号上没有过冲/下冲/振铃。

>也许您可以尝试使用 TRK 功能、在您完全关闭 LED 之前缓慢地关闭输出。
同样、对于开启过程：从低 TRK 电压开始、开启负载、然后通过多个小步长增加 TRK 电压、以便功率级能够跟随。

顺便说一下、数据表指出 UVLO/EN 不得高于 BIAS+0.3V。
因此、在尚未施加 Vin 时、请勿将使能信号驱动为高电平。

此致
哈利

哈利、您好！

感谢您的反馈。 我相信 此设计将在 修订版5中接近第一款原型。

bo xia1 said:

仍然有一件事需要更改：
现在将第2层中的 LO 布线直接放置在顶层 AGND 和 PGND 之间的边界下方。
只能在 PGND 中覆盖。

可能会将 R6和 Enable 信号的轨迹进一步上移。
然后、移动顶层上 AGND 岛的边界也进一步到达现在所有这些过孔所在的区域。
在第2层上、如果 LO 轨道能够被 PGND (LO 和 AGND 岛之间的一个薄 PGND 区域)完全包围的话、也会很好。

[/报价]

LO 现在完全由 PGND 包围。

bo xia1 said:

对于启动：
除了 Vout 和 SW 外、有趣的是看到在 R1和 L1 (提起电感器并为电流探头插入电缆环路)以及 LO 和 HO 之间测量的电感器电流。
您将需要调整栅极电阻器、以便开关节点和栅极驱动信号上没有过冲/下冲/振铃。

[报价 userid="73589" url="~/support/power-management-group/power-management/f/power-management-forum/1355690/lm5123-q1-please-review-this-boost-converter-design/5172382 #5172382"]如果使用单个 FET，您将需要添加介于2欧姆和5欧姆之间的栅极电阻器。
请确保两个电阻器保持相同、也不要超过5欧姆。[/quote]

我将保持 3Ω 和4Ω 电阻器准备好、以代替首先放置的2Ω 电阻器。

bo xia1 said:

在 TRK 电压较低时开始，打开负载，然后以多个小步长增加 TRK 电压，以便功率级能够跟随。

TRK 由带分压器的12位 DAC 供电。 这会为每个 DAC 位产生大约14mV 的输出电压。 电压将一次斜升一位。
我是否正确地理解、过快调整 TRK 并不会损坏控制器、但可能会导致触发过压或欠压保护？

bo xia1 said:

顺便说一句，数据表指出 UVLO/EN 不得高于 BIAS+0.3V。
因此、在尚未应用 Vin 时、请不要将使能信号驱动为高电平。

幸运的是、这是不可能的、因为 MCU 会提供使能信号、LM5123-Q1会同时上电。

修订5 PCB 图像、借助3D 实现从上到下的设计：

此致、
艾达里安

尊敬的 Adrian：

请预计明天公众假期回复。

此致、

峰值

尊敬的 Feng：

感谢您提供的信息。

此致、
艾达里安

尊敬的 Adrian：

昨天是我们的公众假期,我现在很忙。
我今天晚些时候会给您回复。

此通信和任何相关通信中的所有信息均"按原样"提供、"商品售出概不退换"、并且遵守 TI 的重要声明(www.ti.com/.../important-notice.shtml)。

此致
哈利

哈利、您好！

没问题、请耐心等待。  我可以等几天。

此致、
艾达里安

哈利、您好！

非常感谢您的详细见解和指导！

此致、
艾达里安