[参考译文] TPS25940-Q1：为什么没有输入时 FLT 引脚为低电平？

尊敬的 Arush：

我知道是一个低电平有效引脚。 我只是想知道 FLTb 引脚在哪里上拉？ (哪种电源轨？) 如该图10-24所示。 因为没有 Vin 和 Vout、FLT 引脚仍为低电平有效。

史蒂夫

Steve、您好！

在此图中、它很可能被上拉至外部电源。 (我无法在此处确认确切内容)。 内部实现是使用开漏 FET 完成的、其中栅极由 SWENb 信号控制(不是开关使能信号)。 在此处、当 UVP 触发时、SWEN 变为低电平、因此 SWENb 为高电平、而 FLTb FET 导通、从而 FLTb 低电平输出。  

此致、
阿鲁什

尊敬的 Arush：

但是、如果该器件受 Vin 和 Vout 的影响、移除 Vin 和 Vout 后、  仍可以控制内部开漏 FET 导通？

Steve、您好！

如果器件上电(不是讨论 passFET 而是电子保险丝本身)、则 FLTb 引脚的开漏 FET 将被驱动到适当的电平、但如果器件断电、则无法控制该 FET。 在该状态下、FLTb 将为低电平。  

此致、
阿鲁什

尊敬的 Arush：

我明白、但如果在器件断电时无法控制 FET、那么  FLTb 对于与 外部电源的上拉连接不应该是高电平吗？

Steve、您好！

噢！ 现在已理解您的担忧。 我认为您是正确的、它看起来在上面的波形中、FLTb 被上拉至 Vout。  

很抱歉让人感到困惑。 这是一款旧器件、制作这些数据表的人已经离开了团队、因此在通信方面存在一些差距。

此致、
阿鲁什

尊敬的 Arush：

因此、如果我能够理解这种情况、当 FLTb 引脚 上拉至外部电源、如果 Vin 和 Vout 被移除(器件断电)、由于 FET 无法控制、FLTb 将为高电平。

由于无法控制 FET、因此它应该为高电平。 如果 FET 的寄生电荷被捕获、则可能导致泄漏路径、从而降低电压电平。

此致、
阿鲁什