工具与软件：
您好、TI 专家
我的问题如下所示。
如图(蓝色 曲线)所示、我们产品使用的 WDO tRST 大约只有100us、WDO 管脚与我们公司的 SOC 相连。 但在另一个测试中、 当 WDO 引脚连接到 Xilinx 产生的 FPGA 时、WDO tRST 大约为2ms。 因此、我想知道 WDO tRST 是否 由负载(SOC 系统)决定。 数据表中显示的典型 WDO tRST 就是芯片可以支持的最大复位超时周期？ 我不知道 WDO tRST 是否 合理、因为它与数据表不同。 谢谢！
尊敬的 Johnny：
感谢您的提问！
如果器件行为取决于负载、则通常是不常见的。 如果您认为需要进一步的帮助、能否分享一个原理图？
下面中突出显示的复位超时周期 trst 定义为典型值200ms。
也请在下面的中找到我的基准数据。
我希望这对您有所帮助！
此致、
Sila.
你(们)好
TPS3851和 SOC 之间的连接如下所示。 当 WDO 引脚未与 SOC 复位引脚连接时、我的测试数据与您的测试数据相同。 但是、当 WDO 引脚连接到 SOC 复位引脚时存在问题。 当 WDI 信号不正常时、WDO 信号将变为低电平、因此 SOC 将复位、SET1引脚将设为低电平且 TPS3851将被禁用。 因此、WDO 引脚将通过上拉电阻器上拉至3.3V、然后 SOC RESET 引脚将设置为高电平。
从 SOC 复位引脚变为低电平状态到 SET1引脚变为低电平状态的时间通常快于200ms。
独特的是、当 SOC RESET 引脚设置为低电平状态时、TPS3851将非常快速地被禁用、这是 RESET tiemout peroid tRST 如此短的原因。
是这样吗？ 谢谢你。
尊敬的 Johnny：
我看到、这不仅取决于负载、而且在您的情况下、您也会禁用器件。
是的、那么通常您会看到短于200ms 的延迟。 当 VDD 高于阈值且 MR 引脚为高电平时、复位超时周期定义为200ms。
请在下面找到我的基准数据。 如果您在 WDO 置位时禁用器件、该器件将确定 SET 引脚的优先级并立即将 WDO 输出拉至高电平。
此致、
Sila.
