工具与软件：
每个 UCC21222D 芯片均驱动由 P 沟道(高侧)和 N 沟道(低侧) MOSFET 组成的半桥。 遗憾的是、由于逻辑中的问题、有时我们会在两个输入上同时得到正脉冲。 我们正在努力寻找并解决这个问题、但在此期间、我们最后希望防止击穿的 是芯片的这一特性、以防止同时输出和死区时间设置。 死区时间通过100kOhm 电阻设置为~ 1uS。 我们的两个输出通道都由相同的12V 电源供电、通过两个电容器0.1uF 和4.7uF 旁路。 该12V 输出驱动源可能存在短暂的压降、但示波器尚未发现这种压降。
然而、当输入有源脉冲同时到达时、MOSFET 正被烧毁。 什么地方出错了？ 为什么芯片不阻止同步输出？ 此驱动芯片上是否有勘误表？
请提供帮助。
尊敬的 Vlad：
感谢您在 E2E 上联系我们。
如果在故障发生时以及正常运行期间捕获到任何波形、这些波形有助于查看是否有任何异常情况。
若要查看是否存在异常噪声、首先需要捕获输入侧电源、输出侧电源、输入和输出波形。
MOSFET 意外导通的一个常见原因是米勒电流。
可以放置栅源极下拉电阻器、以帮助降低米勒电流引起的 dV/dt 导通风险。 大约5.1k Ω 至20k Ω 的值应该就足够了。
此致、
Hiroki
尊敬的 Hiroki-San：感谢您的答复、这意味着问题可能只由外部组件引起。 将驱动器芯片从可能的主器件上丢弃会减少调试工作。
遗憾的是、要从示波器和逻辑分析仪获取更多屏幕截图、我需要时间恢复大量烧坏的组件、然后才能再次触发。
请看一下我基于 UCC21222D 驱动器的半桥原理图。 这进而基于 TI 应用手册 https://www.ti.com/lit/ml/slua618a/slua618a.pdf?ts = 1688589306553
示例图 21. 在我开始测试新电机之前、我的原理图效果很好、因为新电机会显著增加线圈中的电流和电感。
现在、我对 C5和 C6这两个电容器产生了怀疑。
C6会通过 R8和 C6延迟来减慢对 NMOS 的栅极充电速度。 通过 R9-C6、放电速度快10倍... 我可能需要完全降低 R9以使栅极放电、从而立即而不受延迟地关断 NMOS。
我更担心的是 C5电容... TI 的应用手册示例没有该电容。 我不记得它是如何发生的,但我知道它是在 Spice 仿真中引入的,可能会减慢对 Q3的栅极负充电,以延迟它的打开。 这在 Spice 仿真中观察到。
现在、我不确定主源在电机线圈通电期间下降时 C5的作用。 这种下降是显著的。 如果 Q3闭合、C5放电、PMOS S-G 之间的电势差为0。 当 MAIN+电压源出现短暂压降时、我不确定发生了什么情况 、在 MAIN+电源上的负尖峰的短时间内、PMOS 栅极可能相对于电源为正？ 这在 P-MOSFET 中是不允许的...
更多细节：在原理图中 Q1发挥电平转换器和逆变器的作用、Q2加速 Q3栅极的充电和放电。 您可以看到、所有 NMOS 栅极均已通过10K 电阻器下拉至接地。
请分享您的想法。
提前感谢、
垂直
