[参考译文] UCC21222：UCC21222驱动器不能防止输出端同时击穿。 可能会出什么问题？

尊敬的 Vlad：

感谢您在 E2E 上联系我们。

如果在故障发生时以及正常运行期间捕获到任何波形、这些波形有助于查看是否有任何异常情况。

若要查看是否存在异常噪声、首先需要捕获输入侧电源、输出侧电源、输入和输出波形。

MOSFET 意外导通的一个常见原因是米勒电流。

可以放置栅源极下拉电阻器、以帮助降低米勒电流引起的 dV/dt 导通风险。 大约5.1k Ω 至20k Ω 的值应该就足够了。

此致、

Hiroki

尊敬的 Hiroki-San：感谢您的答复、这意味着问题可能只由外部组件引起。 将驱动器芯片从可能的主器件上丢弃会减少调试工作。  

遗憾的是、要从示波器和逻辑分析仪获取更多屏幕截图、我需要时间恢复大量烧坏的组件、然后才能再次触发。

请看一下我基于 UCC21222D 驱动器的半桥原理图。 这进而基于 TI 应用手册 https://www.ti.com/lit/ml/slua618a/slua618a.pdf?ts = 1688589306553

示例图 21. 在我开始测试新电机之前、我的原理图效果很好、因为新电机会显著增加线圈中的电流和电感。

现在、我对 C5和 C6这两个电容器产生了怀疑。

C6会通过 R8和 C6延迟来减慢对 NMOS 的栅极充电速度。 通过 R9-C6、放电速度快10倍... 我可能需要完全降低 R9以使栅极放电、从而立即而不受延迟地关断 NMOS。

我更担心的是 C5电容... TI 的应用手册示例没有该电容。 我不记得它是如何发生的,但我知道它是在 Spice 仿真中引入的,可能会减慢对 Q3的栅极负充电,以延迟它的打开。 这在 Spice 仿真中观察到。

现在、我不确定主源在电机线圈通电期间下降时 C5的作用。 这种下降是显著的。 如果 Q3闭合、C5放电、PMOS S-G 之间的电势差为0。 当 MAIN+电压源出现短暂压降时、我不确定发生了什么情况  、在 MAIN+电源上的负尖峰的短时间内、PMOS 栅极可能相对于电源为正？ 这在 P-MOSFET 中是不允许的...

更多细节：在原理图中 Q1发挥电平转换器和逆变器的作用、Q2加速 Q3栅极的充电和放电。 您可以看到、所有 NMOS 栅极均已通过10K 电阻器下拉至接地。

请分享您的想法。

提前感谢、

垂直

尊敬的 Vlad：

感谢您提供所有这些有用的详细信息！

这里有很多好的地方。

对于 C6电容器、是否需要一个栅极电阻较高的额外栅源电容器？ 添加此功能是为了有意减慢开关速度还是抑制瞬态？

为了澄清一点、OUTA 正在驱动一个连接至 PMOS 的 main+？

此致、

Hiroki

这是一个半桥、A OUT 是连接到电机线圈一端的点、根据打开的 MOSFET、电流要么从主+流向 A OUT 线圈(如果 Q3打开)、要么(如果 Q4打开)从 A OUT 流向接地。 C6旨在通过由 UCC21222驱动器输出驱动的 R8-C6低通滤波器来减慢 Q4栅极的正电荷。 通过 R9-C6低通滤波器、放电速度极慢(R9可能下降)。

在 Q3闭合(栅极电压等于 Main+)时、我更加担心 C5、然而、Main+电源电压出现尖峰压降... 我无法理解这种情况下的电流流动...尽管可以清楚地看到 Main+的建立过程中的 C5作用(在仿真中显示为减慢栅极电压的上升沿)

实际上、D1瞬态电压抑制器二极管应消除 PMOS 栅极的任何负尖峰。 C5的作用是减缓 Main+ Source 的上升,这是它的预期目的。

我在这里找不到任何问题。 然而、当错误的输入脉冲激活 A 和 B 通道时、MOSFET 会持续燃烧...   当 Q3闭合时、这可能与电机线圈的反电动势有关？...

尊敬的 Vlad：

C5电容器会 向高侧 FET 引入大量的米勒电容。  

我认为这种增大的米勒电容会让更多的米勒电流(I = C*dV/dt)流入 Q3的栅极、这通常是由 dV/dt 引起的 MOSFET 意外导通的原因。

请参阅  3.5dV/dt 保护 和 IGBT 栅极驱动器电路基本原理的概述。

减少 C5并添加大小足够大的下拉电阻器来防止 dV/dt 导通是帮助防止这种情况发生的方法。

希望这对这个问题有所帮助。

此致、

Hiroki

你好,广木山,你似乎是有价值的信息在正确的方向。 但我想理解以下几点：Laszlo'f 基本原理(公式20至23)中的 Ch.3.5仅考虑 CGD 栅漏电容(我不理解原因)、他不提到 Cgs 电容、而我们使用 C5、即栅源电容。 如果总栅极电容会影响米勒效应(减慢 MOSFET 的导通和关断开关)、为什么本章的主题中没有提到 Cgs 电容？

如果我们发现要减小 C5、我想必须相应地减小 C6 (甚至将两者都删除？)...because C5和 C6必须匹配高侧和低侧开关的开关时序。  是这样吗？

感谢您宝贵的意见、等待您的回复、

此致、

垂直

尊敬的 Vlad：

抱歉、我在最近的回复中将 Q3 MOSFET 误解为 NMOS。 在这种情况下、减小 C5会增加开关时间、从而增加 dV/dt。

要回答您的问题、栅漏电容是 dV/dt 感应导通的主要焦点、因为其主要电容是由米勒效应造成的。  

我建议在 Q3的栅极上尝试一个上拉电阻器、以防止 dV/dt 引起 PMOS 导通。 上拉电阻器大小的计算遵循 Laszlo 的应用手册。

请告诉我这是否可行！

此致、

Hiroki

在 Spice 仿真中、尝试为 Q3的栅极使用上拉电阻器并没有改变任何结果...  Q3 PMOS 打开时仍然具有巨大的尖峰电流... 即使是低至1K 的上拉电阻值也没有帮助... 我认为这是因为 Q2互补 BJP 晶体管以其较低的电阻绕过上拉电阻器、毕竟这是用于加速 PMOS 栅极的充电/放电。 使用 PMOS 时 Laszlo 不包含上拉图 20……

我知道这里有什么不对,但它是艰巨的任务...

感谢您的帮助 Hiroki、

垂直

尊敬的 Vlad：

感谢您跟踪了解仿真结果！ 你在这里说得很好。

看起来与电平转换双极 Totem-Pole 电路类似、减小上拉电阻器(原理图中的 R4)可提高 dV/dt 抗扰度。 鉴于通过切换到新的电机线圈而增大电机线圈中的电流是如何导致该问题的、这种情况指向 dV/dt 导通。

但是、若要考虑其他可能性、最好对高侧和低侧 MOSFET 的栅源电压进行监控、以确保负载处的导通和关断时序足够并且不会导致任何重叠。

为了帮助您更好地了解负载条件下的工作情况、您能否说明一下 MAIN+和电桥 A OUT 是如何连接的？ MAIN+和电桥 A OUT 之间的电机线圈是否为？

此致、

Hiroki

您好、Hiroki、全桥由同一原理图的两个半桥组成。 先前链接的原理图中所示的半桥(电桥 A OUT)输出连接到类似原理图的另一个半桥输出(电桥 B OUT)、但这里没有显示、因为它们是相同的。

两个半桥共享同一个 Main+和 GND 电源轨。

希望这能解释该半桥的用途和工作原理。

此致

垂直

谢谢你的解释!

请告诉我上面的建议是否有任何帮助。

此致、

Hiroki

Hiroki-San、请确认我的理解：您提出的所有建议都暗示问题可能只发生在外部原理图组件中、而 UCC21222芯片则明确防止在同时触发输入的情况下发生击穿、这意味着无论什么、驱动芯片输出都绝不会同时触发高 PMOS 和低 PMOS 门。 是这样吗？

如果是这种情况,我的问题研究缩小,我得到了初始帮助在这里。

此致

垂直