[参考译文] TPS54340B：SW 负电压尖峰

尊敬的 Emma：

示波器探头的 GND 环路仍然过高。 请遵循以下附件中的图3。

e2e.ti.com/.../0042.Understanding-the-Absolute-Maximum-Ratings-of-the-SW-node.pdf

[报价 userid="278152" url="~/support/power-management-group/power-management/f/power-management-forum/1371334/tps54340b-sw-negative-voltage-spike "]除了、我的客户想知道 SW 限制的原因外、SW 引脚上是否有 ESD 二极管、或者只是为了保护此二极管？ 我们能否分享此二极管的电压规格？[/QUOT]

当高侧 FET 关断时、二极管用于防止同步电流从 GND 流过 FET 器件的体二极管。  

本

尊敬的 Emma：

是否有任何更新？ 谢谢！

本

尊敬的 Ben：  

我的客户仍想知道、该器件在 SW 到 GND 之间是否有等效的串联背对背二极管。

限制 SW 只能承受-2V/10ns 的条件是什么？

受 MOS 体二极管限制吗？ 请您提供更多相关信息吗？ 或者还有另一个 ESD 结构、该结构未显示在方框图中。

BR

Emma

Unknown 说：

我的客户仍想知道此器件是否有等效的从 SW 到 GND 的反向双二极管串联。

我认为 SW 引脚上没有背对背二极管。

[报价 userid="278152" url="~/support/power-management-group/power-management/f/power-management-forum/1371334/tps54340b-sw-negative-voltage-spike/5284259 #5284259"]

限制 SW 只能承受-2V/10ns 的条件是什么？

受 MOS 体二极管限制吗？ 请您提供更多相关信息吗？ 或者还有另一个 ESD 结构、该结构未显示在方框图中。

[报价]

我包含的文档详细介绍了 SW 节点的行为。 由于该器件是异步的、因此当顶部 FET 关断时、肖特基二极管也是"体二极管"。  

本