[参考译文] BQ76952：关于 bq7695202 LD 引脚的使用

您好、Thomas：

bq7694202设计(默认 AFE 先上电、REG1输出3.3V)、添加了 LD 控制电路、如附件所示、应用于7*3.2V 电池、AFE 初始化后、通过 REG2控制 Q1和 Q2、PACK+和 LD 引脚的开关断开、以便当 PACK+电压异常时、不会异常唤醒 LDO REG1通过 LD 引脚、从而导致 B+产生300uA 以上功耗。

但是、正如您可以看到的、当电池关断时、会发现 REG1 (配置为3.3V)在下拉数十 ms 后打开到3.3V 电压、从而导致平均功耗为14uA (原始原理图设计 LD 通过 R1+R2连接到 PACK+、关断后的功耗小于1uA)、但它始终存在、这非常奇怪。 AFE 所在的状态是什么？ 您能分析一下这种情况吗？

由于您说 LD 引脚电压悬空、我尝试在 R3中为 P-添加下拉电阻器、以便在关断期间 LD 引脚的电压可以拉至0V。 我测试了 R3电阻10K 和100K。 由于 R1+R2和 R3将 PACK+电压分压、因此 LD 引脚的电压输入是 VLD=VPACK+/(R1+R2+R3)*R3、但我发现 R3电阻值不会影响 DSG 的关断。 DSG VGS 导通和关断时的电压仍在10.6V 左右。 这是非常奇怪的。 LD 引脚的功能是什么？

我检查了规格、DSG 电压将拉至 LD、然后放电至 VSS。 这与我测试的内容不一致、因为 R3为10K 或100K、这将导致 LD 引脚的电压输入不一致。 我不理解 LD 引脚的电压输入为什么不同、不会影响 DSG 的关断。 您能帮助评估我的原理图和测试结果是否合理吗？ 我想知道的是、如果更改 LD 引脚的输入电压、它是否会影响 DSG 的 Vgs 电压和 DSG 的关断？ 或者是否存在风险？ 请告诉我、谢谢。

期待您的回复。

您好、Thomas：

1.如前一答复第二段所述、参考上面 LD 引脚添加的电路、如果 LD 接地而没有额外的电阻、这将使 AFE 下拉 REG1 3.3V 20ms、然后在它关断时将它重新打开(如波形所示)、这样环路中的平均功耗为14uA、 这是不可接受的、因为正常关断后的功耗应小于1uA。
我想知道的是、AFE 目前的状态是怎样的？ 不满足哪个条件会导致 AFE 无法进入 SHUTDOWN 状态？ LD 引脚电压或 PACK+电压？ 或别的什么东西吗？
我读了你的答复。 当它被关断时、LD 引脚有一个内部80KΩ Ω 下拉电阻器、但是这看起来不起作用。 你有什么更好的建议吗?

正如我在上面的第三句中所说的、我试图在 R3中为 P-添加一个下拉电阻、以便在关断时 LD 引脚电压可以拉至0V。 我测试了 R3电阻100K。 由于 R1+R2和 R3将 PACK+电压分压、因此 LD 引脚的电压输入为 VLD=VPACK+/(R1+R2+R3)* R3、但我发现 R3电阻对 DSG 的关断没有影响、并且 DSG 的 VGS 电压在导通和关断时仍在10.6V 左右。 这很奇怪、LD 引脚的作用是什么？
我还尝试在 PACK+和 PACK-之间添加一个10K 电阻器、但未起作用。
通过添加 R3将 LD 引脚拉至接地、AFE 可以进入分流状态、但 LD 引脚电压不等于 PACK+电压、因此我想知道这是否对 AFE 导通和关断 DSG 有影响？ 尤其是在短路时关断 DSG。 因此、我需要您的帮助来评估这种设计是否可行。

期待你的答复,谢谢。

尊敬的 Thomsa：

好的、请尽快回复我。 我需要设计原理图、需要您的建议。 谢谢你。

您好、Thomas：

感谢您的答复。
然后、我根据上面所示的电路来设计原理图。 LD 引脚通过 R1+R2连接到 PACK+、而 R3 100K 电阻器接地。 同时、LD 引脚直接通过 PMOS 与 PACK+断开。

但我不明白您说过在进入关断模式之前禁用 REG2以确保 FET 已关断。
RGE2是否禁用 FET？
2.在 AFE 上电初始化期间启用 REG1和 REG2。 我的测试发现、在进入关断模式时、REG1和 REG2同时关闭。 如何在进入 SHUTDOWN 模式之前禁用 REG2？
3、我的 BMS 关断逻辑是首先通过 MCU 发送一条命令来关断 FET、同时下拉 DFETOFF 以确保充电和放电 FET 已关闭、然后延迟10s 或1min 以进入关断模式、这是否可行？