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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1420719/tps53219a-drvh-drvl-pull-down
工具与软件：
您好！
我们的客户问、TPS53219A 是否在 DRVH、DRVL 上构建下 拉功能、以便在上电前保持低电平状态、例如下拉电阻器、下拉晶体管。
您能否告诉我们 TPS53219A 是否集成了此类下拉电路。
此致、
现在是中国假期、我们将于10月8日与您联系。 感谢您的耐心等待！
奥罗拉
您好、
它看起来与另一个线程一样。 我们的控制器都具有内部下拉电路、可在上电之前保持低电平状态。 内部有一个 MOS 下拉至 GND。 芯片只有在确定满足启动条件时才会输出驱动信号。 谢谢。
您好、Aurora：
非常感谢您的反馈。
让我再次确认。 我们是否知道 DRVH、DRVL 输出在 VDD 至 VDD 不导通且 EN =低电平状态期间保持低电平状态？
是的、回答正确。 谢谢。
非常感谢。 客户还有关于 MOS 晶体管如何下拉的问题。
我认为增强 NMOS 可以通过驱动栅极电压进入高电平状态来强制下拉 DRVH 和 DRVL。 当 VDD 上电且 VT_NMOS < VDD 时、POR (上电复位)会关闭内部电源、并防止 NMOS 高阻态或未知状态。
我认为这就是保持 DRVH 和 DRVL 输出保持低电平状态的方法。
我的理解是否正确？
您的理解是正确的。 但还应指出的是、内部逻辑的实际控制会更复杂、内部逻辑也会考虑死区时间等因素、以防止 HS 和 LS MOSFET 直接连接。 然而、我们的内部下拉电阻通常由一个额外的小 MOS 控制。 当芯片检测到主功率 MOS 不合适时、会通过控制小 MOS 来确保下拉。
更具体的细节将涉及内部设计、我们可能无法向客户解释。 希望您能理解。
非常感谢。
有。 我们无法更详细地解释说明、因为这些是高度机密的信息。
