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[参考译文] TPS782-Q1：TPS782-Q1 PSpice 模型-负电流 Iout

admin
Guru**** 2502205 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1439812/tps782-q1-tps782-q1-pspice-model---negative-current-iout

器件型号：TPS782-Q1

工具与软件：

您好！

 

我的客户使用我们的模型通过 QSpice 进行仿真。

当 EN 信号变为低电平时、 OUT 和 GND 之间似乎出现了一个低阻抗路径、导致负 Iout 较大(Vout 快速下降)。   

 测试实际器件时、未观察到此行为(Vout 的缓慢下降-内部 RDS 关闭> 1M Ω)

 

仿真和实际 测量结果之间的这一差异是否 与我们的仿真模型(TPS78230。-[2014年1月2.0版])相关？   

 

提前感谢您。

 Oscar

  • 0
    TI__Guru**** 2502205 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Oscar：

    是的、此器件的 PSPICE 模型是一种旧模型、具有缺陷、可能会产生不切实际的结果。 禁用后、输出变为高阻抗、不会灌入电流。  

    此致、

    Nick

  • 0
    TI__Guru**** 2502205 points
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    您好、Nick。

    我看到 TI.com 上有一个修订版。 该行为是否已在此处纠正？

    纠正模型、使仿真与器件的实际行为相匹配是否需要很长时间？  

    客户希望在边缘条件下运行仿真、以获得更可靠的设计。

    更好

    Oscar

  • 0
    TI__Guru**** 2502205 points
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    您好、Oscar：

    Rev A 不太可能会修复该问题。 创建能够准确反映设备行为的 LDO 模型是一项艰巨的工作、我们正在努力加以改进。 这是一个需要数月到数年才能获得更好的模型的项目、而且要为我们拥有的每台~600器件制作模型、所需的时间也要比这更长。 因此遗憾的是、我们无法完成很多工作来帮助他们更准确地进行仿真。  

    此致、

    Nick

  • 0
    TI__Guru**** 2502205 points
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    您好、Nick。

    我理解。

    观察上述电路是否有必要在 R1前面插入一个理想开关、该开关在 EN 为低电平时断开、以避免在仿真中出现负电流流回 LDO？ (我不n´t SPICE 仿真、因此我不熟悉这种情况)

    或者、您可以建议使用模型不显示该错误的类似器件吗？

    此致  

    Oscar

  • 0
    TI__Guru**** 2502205 points
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    您好、Oscar：

    在 VIN 高于 VOUT 的情况下可以正常工作。 例如、如果 VIN 崩溃(禁用器件)而 VOUT 保持高电平、则实际器件会灌入电流、而使用那里的开关则会阻止电流灌入。  

    我们的模型大多源自相同的架构、因此它们很可能都具有相似的特征。 这是我们的 LDO 模型的已知限制。

    此致、

    Nick

  • 0
    TI__Guru**** 2502205 points
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    您好、Nick。

    好的、即使处于禁用状态(EN =低电平) LDO 也会灌入电流吗？

    谢谢！

    Oscar

  • 0
    TI__Guru**** 2502205 points
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    您好、Oscar：

    如果您指的是 VIN 在 VOUT 为高电平时崩溃的情况、则流入 OUT 的电流通过导通 FET 的固有体二极管、因此电流将导通(在大多数没有特意电路来防止电流的器件中、大多数器件没有这种电路)、无论 EN 状态如何。

    此致、

    Nick