[参考译文] CSD23280F3：将 PMOSFET 用作电池反向保护时出现问题

您好、Francisco、

感谢您的咨询。 您能否分享一下您的原理图。 如果您不想在这个公共论坛上分享,您可以通过私人消息将其发送给我。 我向您发送了朋友请求。 CSD23280F3是一款具有基板栅格阵列(LGA)可焊接焊盘的芯片级器件。 没有塑料封装。 由于这是一个具有可焊接焊盘的硅片、因此我们建议不要探测器件的主体、因为它可能会出现缺口或破裂、这会影响 FET 的电气性能。 根据您的说明、听起来 FET 没有打开。 您是否已确认 VGS 处于正确的电压？ 当在漏极上施加电压时、FET 的体二极管最初会导通、将源极电压拉至高于栅极电压、从而开启 FET。 当 FET 导通时、漏极到源极的压降应该非常小。 如果 FET 未导通、则从漏极到源极的压降应该大约为二极管压降。 您是否遵循了 FET 数据表中 PCB 封装和丝印板开口的建议？ 这对于成功地将这些 FET 组装到电路板上至关重要。 器件的主体(基板)以电气方式连接到 FET 的源极。 我期待您的答复。

此致、

约翰·华莱士

TI FET 应用

感谢您的答复、

我们决定 从设计中删除 CSD23280F3、然后返回到之前的 DMG2305UX PMOSFET。 在项目的当前状态下、我们不能浪费时间来寻找这个问题。 但我仍然想 了解问题的根源。

-关于占地面积,我们遵循数据表第9页的推荐模式。 我只是关注同一页的模板布局、发现阻焊层边缘与焊盘本身不匹配？  

-事实上的问题是 FET 不是打开,但我不明白为什么一些 PCB 工作良好,而其他没有。 可能在组装过程中发生了问题、部件损坏、但 使用显微镜进行目视检查时、我们没有发现有工作的 PCB 与没有工作的 PCB 之间存在任何差异。

-我认为对于我们的应用而言,漏极和源极之间的压降0.2V 是一个非常高的压降。 同样、 在完全相同的 PCB 和条件下使用 DMG2305UX 时、不会出现该压降

-注意到,身体连接到源

此致

您好、Francisco：

很遗憾听到您从设计中移除了 TI FET。 也许当您可能会重新考虑的另一个项目有更多时间时。 关于模板设计、请参阅下面链接中的 FemtoFET SMT 指南。 TI 建议使用阻焊层限定(SMD)焊盘、而不使用非阻焊层限定(SMD)焊盘。 两个较小焊盘上的模板偏移是为了提高焊锡膏传递效率。 它还保持焊盘之间的分离以防止焊料桥接。 正如我在之前的回答中提到的、这是一个芯片级 LGA 器件、因此在组装过程中必须小心、以防止芯片出现缺口和/或破裂。 我们已经看到性能下降、表现为组装和处理过程中会由于机械原因而产生更大的漏电流。 下面的第二个链接是有关解决这些器件组装问题的应用手册。 我同意、在 FET 处于导通状态的应用中、0.2V 的电压过高。 这就是我让您检查栅极电压以查看它是否实际上足够低的原因。 如果不能、这可能提供有关应用中所发生情况的一些线索。 请告诉我、我还能做些什么来为您提供支持。

https://www.ti.com/lit/ug/slra003d/slra003d.pdf

https://www.ti.com/lit/pdf/slvafh0

谢谢！

John