This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1440156/tpsm84824-question-about-rt-clk
工具与软件：
团队成员、您好！
我的客户想通过 RT/CLK 连接多个 TPSM84824和 FPGA、以实现外部时钟模式。
但是、目前没有关于 RT/CLK 引脚的信息。 您可以查看此内容吗？\
此致、
奥斯汀
您好、Austin、
请查看数据表第12页的第7.3.3节与 RT/CLK SYNC 相关的内容： https://www.ti.com/lit/ds/symlink/tpsm84824.pdf#page=12
谢谢！
Amod
尊敬的 Amod：
我之前提到、客户希望通过单个 FPGA 时钟来检查可以同步多少个 TPSM84824
数据表中未提供此信息。 但是、如果使用 CLK 源将 RT/CLK 引脚上拉至2V 以上、它会变为高阻抗、因此应该不会消耗太多电流。 这应允许使用单个 CLK 源直接驱动多个 RT/CLK 引脚。 这仅适用于以下情况：您希望单独使用 CLK、而不是在 CLK 消失时依赖 RT 电阻器回退到默认频率。
如果 客户需要同时使用 RT 和 CLK (在这种情况下、当 CLK 不存在时、IC 将默认为 RT 频率)、那么您需要在 CLK 源和 RT/CLK 引脚之间添加一个缓冲器、并且还需要在 RT/CLK 和地之间添加一个 RT 电阻器。
我强烈建议客户在构建评估板之前、在所需数量的 EVM 上尝试他们的准确方案。
