[参考译文] CSD87352Q5D：降压转换器死区时间和击穿相关的波形问题

您好、Fusheng、

感谢您关注 TI FET。 两个波形的测试条件和配置是什么？ 通常、两个 FET 开关之间会有一些死区时间。 在此期间、低侧 FET 的体二极管可能会导通、如开关节点上的负电压所示。 这是正常行为。 在许多应用中、不建议通过添加栅极电阻器和/或栅源电容器来减慢低侧 FET。 这是由于当高侧 FET 导通时、低侧栅极上存在 Cdv/dt 感应电压、从而将开关节点快速上拉至 Vin、这可能导致低侧 FET 在高侧导通时重新导通(即直通)。 您可以看到这种效应是低侧栅极波形上的电压升高。 当高侧导通时、驱动器 IC 需要强下拉电阻将低侧栅极保持在低电平。 任何增加的外部栅极电阻都会导致低侧栅极波形出现较大的凸点。 我会选择第二个波形、因为开关节点开关速度非常快、没有太多的过冲或振铃。 减慢高侧 FET 速度可以减少开关节点振铃和过冲、但可能导致更高的开关损耗。

请参阅以下链接中的应用手册、了解减少同步降压转换器中开关节点振铃的技术。 如有任何问题、请告诉我。

https://www.ti.com/lit/an/slpa010/slpa010.pdf

此致、

约翰·华莱士

TI FET 应用

尊敬的 John：   

测试条件是由电子负载满载、  

左侧 波形为原始波形、右侧波形为 PC372 no-pop

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但我尝试减小低侧 MOS Rg 和 Coss、高侧 Vgs 将观察到负向电压

HS Vgs 波形不正常  

此波形发生变化：  

PC371、PC372 no-pop、(LS MOS CG)

PR362 简化至 1R (LS MOS Rg)

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我在 PC371上弹出(1000pF)、并更改缓冲器(2R2+1000PF =>1R0+4700pF)

尊敬的 Fusheng：

感谢您提供更多信息。 当 FET 由于 HS FET 共源电感而导通时、HS 栅极波形上通常会出现振铃和负骤降。 我认为、如果 SW 节点看起来正常、而电源块的温升在可接受的范围内、这不是值得担心的大问题。 您能提出以下要求吗：输入电压、输出电压、输出电流、FSW、输出电压、 等等 我还需要看到整个 SW 波形、因为它在最新的示波器屏幕截图中被截断。

谢谢！

John

尊敬的 John：  

转换器规格：Vin = 12V、Vout = 1.8V、Iout = 33A、Fsw = 600kHz、L = 150nH 60A

测试波形：Vin_max 13.2V 时为满负荷  

感谢您提供的信息