[参考译文] LM7480-Q1：如果输入源断开连接、FET 会关断(M74800-Q1与 LM74700-Q1)

您好、Shiven

这澄清了调节模式的运行情况。 谢谢你。 我们可以看到使用 LM74800的另一个好处、因此、以下任何问题都可以参考该器件。

为了确认我已了解、并使用数据表中选择为 Q1的 BUK7Y4R8-60E FET、将我们设计的充电器输入引脚作为输入(而不是 VBATT)

-在电流为2A 的情况下,Q1 FET RDS 需要5.25m Ω 才能将10.5mV 作为其目标正向电压

- FET 的最大 RDS 为4.8m Ω、因此 LM74800将处于稳压模式、GATE 引脚提供 FET Vgs、以将 RDS 设置为5.25m Ω  

-如果在2A 电流流动时输入断开, FET 正向电压将降低,栅极电压将降低,以提高 FET RDS

-栅极电压将降低,直至 FET Vgs 达到0伏(相当于没有来自电荷泵的电压)

-这意味着 FET 现在处于关断状态,所以可能流回输入端的最大电流是 FET 泄漏,并且在0V 和150degC 下,阳极泄漏电流(数据表图7-7)为23uA

问题1：阳极漏电流是否正确、或者是否应该在反极性期间使用 I (REV) I (A)漏电流(数据表表表7.5) 112uA？

Q2：此23uA (或112uA)是否意味着器件此时由连接到 VOUT 引脚的电源(电池)供电？   

-假设 FET 泄漏最大80uA 在65摄氏度下、我们需要总灌电流80 + 23 = 103uA、以将充电输入端子拉至接地。 该设计可通过在输入端添加电阻器下拉电阻来驱动 EN/UVLO 引脚、从而实现此下拉电阻。

-对于将 UVLO 设置为5V (上升)的 POT、当输入下拉至4.5V 以下(下降)时、LM74800将进入关断状态

Q3：这是否意味着反向泄漏电流会降至5uA 的 I (SHDN)电流或保持为23uA？

Q4：如果 EN/UVLO 引脚的电位计下拉电阻在输入达到5V 之前使 LM74800保持关断状态、这是否能避免数据表图7-1中出现7500uA 静态电源电流峰值？

在此设计中、充电器输入消耗并不重要、但电池和"下拉"电位器的反向漏电流对于我们的应用至关重要。

Q5：最后、如果为 Q1选择的 FET 的 Rdson 高于实现10.5mV 的所需值、那么 LM74800是否以导通模式运行、并在正向电压降至10.5mV 以下时转换至调节模式？ 这是一个明显的问题,但我想确认,过渡没有任何惊喜。

祝你一切顺利
哈利   

哈利、您好！

我会回到您的问题。

对于 Q5、是的、如果 FET 具有更高的 RDS_ON、它将在较低的电流下以完全导通模式运行。

如果电流进一步降低、它将返回调节模式。

此致、

Shiven Dhir

您好、Shiven

在我等待您的反馈时、TI 支持爬虫程序似乎已设置为"已解决"。

在等待中、我尝试了初始布局、WSON12封装引脚的间距意味着我无法将其设计到高电流电路板上(令人尴尬的疏忽)。

因此、我需要 针对相同的问题恢复使用原始 SOT-23-6 LM74700-Q1。

我是否可以建议将您从原始问题中收到的反馈放入此帖子中？ 这样、其他具有类似(存在泄漏的开路输入关断)要求的设计人员将对这两种器件进行比较。

因此、对于 LM74700-Q1、我需要在关断以及启用期间但 FET 关闭的情况下确认器件的回流泄漏(阻断反向电流)。

需要使用漏电流的值来选择 EN/UVLO 电阻梯、以便阶梯灌入的漏电流足以将 EN/UVLO 驱动到关断阈值以下(启用时)、还可以防止漏电流升高 EN/UVLO 和错误地使 LM74700-Q1无法关断。

我可以在温度和电压范围内进行原型设计和测量这些电流、但最好根据 TI 设计数据考虑这一点。

祝你一切顺利
哈利