[参考译文] AM6422：通过 GPMC 进行连续写入(第二次会话)时、意外的 CS 置为无效

您好、Jenny Zhou、  

感谢您提供的意见。

请允许我向 GPMC 专家咨询并获取最新信息。

此致、

Sreenivasa

尊敬的 Kallikuppa：

是否有此问题的更新？

您好、Jenny Zhou、  

谢谢你。

我们的 GPMC 专家不在办公室。

让我跟进并更新。

此致、

Sreenivasa

尊敬的 Kallikuppa：

您能给出解决此问题的预期日期吗？

您好、Jenny Zhou、  

谢谢你。

分配给专家。

我向设计团队了解到、由于不使用 DMA、芯片选择应该在写入之间切换、并且处理器访问数据时产生的延迟可能会导致 GPMC 接口复位。

此致、

Sreenivasa

尊敬的 Kallikuppa：

我无法理解您的评论。

您的意思是两次写入之间必须至少有一个时钟周期的延迟？ 原因是什么？ 另一项信息是我们使用 DMA 在 GPMC 和 SRAM 之间传输数据。

此外、正如本线程所说的、我观察到在两次读取之间没有此类延迟。  

(+) AM6422：通过 GPMC 连续写入时意外的 CS 置为无效-处理器论坛-处理器- TI E2E 支持论坛

您好、Jenny Zhou、  

谢谢你。

Unknown 说：

另外一条信息是我们确实使用 DMA 在 GPMC 和 SRAM 之间传输数据。

我怀疑 DMA 用于读取。

GPMC 写入是导致 CS 切换的 CPU 写入。

此致、

Sreenivasa

DMA 也用于写入。

您好、Jenny Zhou、  

谢谢你。

我再分配给专家。

此致、

Sreenivasa

您好、Jenny Zhou、  

您可以期待 EOD 的回复。

此致、

Anil。

您好、Jenny Zhou、  

如果你看下面的图片,即使 PSRAM 数据表说,在突发模式下, CS 线路必须更改每个字数据传输在读取和写入周期.

在我看来,你的 观察 是 可以的写入周期和相同的行为应该出现在读取和写入周期.

您能否共享 TX 和 RX 通道的 DMA TR 配置？

前成员、

 请在此处确认。

实际上、在用户用例中、它们没有启用突发访问、即使它们没有启用突发模式、为什么 CS 线路在写入周期而不是读取周期中取消置位。

此致、

Anil。

尊敬的 Anil：

感谢您的回复,我真的发现根本原因是 Adv 引脚的计时,我把计时更改为之后的屏幕拍摄,问题解决了。

您好、Jenny Zhou、  

我可以检查,让你知道通过 EOD .

此致、

Anil。

您好、Jenny Zhou、  

很抱歉回复延迟。  我有用于 NAND 器件的 GPMC 工具,因为我可以验证这些计时参数是否可以接受。

但是、您正在驱动或不在您的应用中、对于此存储器、 我们可以从硬件专家处获得帮助。

@Mark/Sreenivasa, please help here.

此致、

Anil。

各位专家、您好！

对于 GPMC 或单次读取/写入、CS 信号始终有效。 这是正确的行为吗？

您好、Swargam Anil、您能帮助检查一下我的问题吗？

您好、Swargam、您能帮助检查一下我的问题吗？

作为我们的 GPMC 设置、也不是单次读取/写入、CS 信号始终有效、它的行为是否良好？