[参考译文] AM623：具有16位数据总线宽度的 GPMC 8位或32位读取访问

您好、

我正在看你的查询,你可能会期待星期一回复.

此致、

Anil。

尊敬的 Anil：

新年快乐！ 我们是否可以对此有任何更新？

谢谢。此致、
英明

Anil、您好！  

您是否有机会查看该查询。  

有什么需要咨询 GPMC 专家的东西吗？

此致、

Sreenivasa

Hideaki-San、

1、我认为字节使能信号仅在写入时有效、而不是在读取时有效。 让我试着找出文件中所述的原因和位置。

2.由于从 ARM 内核到 GPMC 的内部连接使用32位总线、因此对 GPMC 的32位访问是作为单次 VBUS/OCP 访问到达的。
但是、当 WRITEEMULTIPLE 和 READMULTIPLE 都设置为单次访问而不是多次访问时、GPMC 不应执行突发(突发是指一个地址被给出一次、两个或多个数据访问连续发生、而不是地址之间的情况)。
尝试增加 CYCLE2CYCLESAMECSEN 的值- 两次连续访问之间的片选高电平脉冲延迟
同时尝试增加 CYCLE2CYCLEDELAY -两个连续访问之间的芯片选择高脉冲延迟的值

此致、
标记

标记、

您是否有#1的更新？

尊敬的 Konishi-San：

我今天花了一些时间研究#1和可能有一个线索。 我已经询问了设计师,并期待在下周一之前得到回复。

基本上、我将尝试了解这种行为是否与 AM64 SR1.0 i2313中的勘误表有关—GPMC：NAND 和 FPGA/FIFO https://www.ti.com/lit/er/sprz457i/sprz457i.pdf 的低于32位读取问题

我想确认在16位总线上进行8位读取期间、VBUS 内部互连的字节使能如何转换为字节使能引脚 BE1n 和 BE0n。

很抱歉这里的响应速度慢。 我将在星期一跟进。

此致。

对于延迟、我们深表歉意。 我们将对设计进行仿真以确认行为、并研究 GPMC 和 VBUS 接口内部的字节使能信号。 如果我们确认字节使能在8位读取时始终驱动为低电平、则我们将更新文档。 我认为此结果可能基于 上一篇 E2E 文章。 我们要确保编译器或 ARM 内核配置不会使8位读取看起来像16位读取。

假设字节使能在8位读取期间始终被驱动为低电平、我想帮助解决这个问题。

在从16位总线进行8位读取期间、客户如何尝试使用字节使能？ 为什么8位读取需要启用字节？
它们是否在读取寄存器？ 它们是从存储器中读取的吗？ 它们是否会将数据移出 FIFO？

1) 1) FPGA 是否可以作为16位读取访问来响应8位读取访问？ CPU 会忽略16位中的一个字节、并对同一地址执行2次读取、以进行2次8位读取。
例如：
a) CPU 从字节地址0中读取8位
地址0出现在地址总线上
两个字节都会启用变为低电平(即使读取为8位也是如此)
AD 在 FPGA[7：0]和 AD [15：8]上输出来自字节地址0和1的数据
CPU 只从适当的上部或下部字节中读取8位数据
b) CPU 从字节地址1中读取另外8位
地址0再次出现在地址总线上
两个字节都会启用变为低电平(即使读取为8位也是如此)
AD 在 FPGA[7：0]和 AD [15：8]上输出来自字节地址0和1的数据
CPU 只从适当的上部或下部字节中读取8位数据


2) 2)如果需要8位数据、是否可以将 GPMC 配置为8位数据总线模式
DEVICESIZE = 0 (8位)。 数据仅使用 AD [7：0]、并且仅字节使能0会将读取和写入切换为低电平。

也可以采用其他解决方案。 请说明系统以及与 GPMC 总线的连接。

我们将在星期二之前更新仿真结果。

尊敬的 Konishi-San：

我们已在设计中通过仿真确认、字节使能在期间被置为低电平 内容 当 DEVICETYPE = 0x0时 即类似闪存 .
相应字节中的正确数据从16位数据总线中挑选出来。
我们假定 NOR 内存功能不受这个运行状态的影响。
如果与 FPGA 通信、则必须设计实现以权变措施字节、从而在读取期间启用置位低电平。
我们将更新 TRM 中的文档、以在中描述此行为 内容 从 DEVICETYPE = 0x0：NOR、类似于闪存 、异步和同步设备。
请告诉我们系统如何在读取期间使用字节使能、以便我们帮助提供可行的解决方案。

此致、
标记