[参考译文] TDA4VEN-Q1：LPDDR4设计约束

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TDA4VEN-Q1

工具/软件：

你(们)好

请告诉我以下约束的详细信息。

LP4_DRS5：网类别 DQSx 和 BYTEx 上的偏差(RSD1至 RSD2偏差)=>最大25ps
LP4_DRS6：每个 DQS 对的传播延迟必须小于传播延迟 DQ/DM。 (RSD1 < RSD2)=>最大150ps

我认为、如果允许出现偏斜"LP4_DRS6=150PS"、则无法实现"LP4_DRS5"。

此致、

山本。

0 admin 5 个月前

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字节通道(DQSp/n、DQ[7：0]、DM)内所有位上的总偏移(最短到最长)应小于25ps。

DQSP/n 应该是字节通道内的最短网： DQSP/n <= DQ[7：0]、DM

0 admin 5 个月前

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我了解 LP4_DRS5和 LP4_DRS6的含义。

将限制"最大 150PS"、请告诉我更多一个问题。

如果满足 LP4_DRS5、则 LP4_DRS6 约束不会是最大值 25ps？

LP4_DRS6在哪些情况下会偏斜至150ps？

示例 LP4_DRS5和 LP4_DRS6的最坏情况

DQS0：150马力

DQ0：175ps (BYTE0最大值)

DQ4：160ps (BYTE0最小值)

=> DQ0 (max)- DQS0 = 25ps (LP4_DRS5：OK、 LP4_DRS6：OK)

0 admin 5 个月前

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是-如果满足 LP4_DRS5、则最大偏斜为25ps。 LP4_DRS6增加了字节通道内 DQS 最短的约束、并且由于 LP4_DRS5150ps 没有很重要。

0 admin 5 个月前

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感谢您的解释。

我知道 LP4_DRS6 "150PS"的最大约束值应正确为"25ps"。

是这样吗？

0 admin 5 个月前

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组合 LP4_DRS5和 LP4_DRS6时-是的、字节两端的最大偏差将为25ps、DQSP/n 是字节通道内的最短网。

处理器（参考译文帖）(Read Only)