[参考译文] AM3352：AM3352BZCZ60 DQS 和 DQ 之间的偏差相位差调整

嗨、Kenley、他们应该使用 DDR EMIF 工具 https://www.ti.com/lit/pdf/SPRACK4 来正确配置 AM335x DDR 控制器和 PHY。  该电子表格包含电路板详细信息输入、有助于优化某些信号的延迟。  这应该有助于消除他们看到的相位差。

此致、

James

尊敬的 JJJD：

在您回答的 EMIF 工具中、有一个字段在“电路板详细信息“中输入 CLK 和 DQS 的布线长度、我认为该工具会提前计算 CLK 和 DQS 的偏斜调整以确定寄存器值。

但是、由于没有字段可输入 DQ 布线长度、EMIF 工具不会执行 DQS 和 DQ 的偏差调整、但假设 AM335x 存储器控制器在上电时的训练过程中会自动调整、我的理解是否正确？

此致、

Kenley

您好、Kenley、

我们的关键资源目前已不在办公室、请预计需要更长的时间进行回复。 团队仍在查看您的问题、并将尽快发布回复。

此致、

Lucas

您好、Lucas：

我应该在什么时候收到团队的回复？

我必须通知我的客户。

此致、

Kenley

您好、Kenley、

在团队审视这一点时、有一些问题需要澄清：

• 该客户是否遵循了 AM335 数据表中的设计指南？ 有一节明确介绍了 DDR3 存储器的偏差要求： 7.2.3.6.2 DQS[x]和 DQ[x]布线规格  
• 在写入操作期间、DQS 应与 DQ 居中对齐（这在 TRM 的第 7.3.3.3.2 节数据宏中进行了介绍）。 客户对短设置和长保持时间的确切含义是什么？

此致、

Lucas

您好、Lucas：

让我将客户对您的问题的反馈发送给您。

1.是的。 它符合 7.7.2.3.6.2 DQS [x]和 DQ [x]布线规格

2. 对上述布线规格进行的后模拟为:设置时间 tds=363.6ps 和保持时间 tdh=563.5ps。
但根据实际测量结果、建立时间 TDs=147ps、保持时间 TDh=713ps。

此致、

Kenley