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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1552605/tda4aen-q1-eval-board-ddr-route-spacing
工具/软件：
评估板上指定的布线间距全部为 5mil 及以下。 这真的很激进、对于大容量电路板来说并不实用。 是否可以对 DDR 信号向下调整以使其从 BGA 字段路由？
我对这个问题不完全清楚。 您提到“布线间距指定为 5mil“、但随后询问 BGA 字段中的连接迹线、还是问 BGA 区域中的布线间距下行？
不管 — 没有简单的是或没有答案。 总体时序裕度受到信号完整性（颈部走线）和信号耦合（颈部走线）的影响。 仿真应有助于确定哪种是 PCB 实施的最佳方法。 另一个选择是更改布线阻抗。 TI 的 EVM 使用 40 Ω 布线（更宽）、但 50 Ω 布线可能是另一种选择（更窄）。 请注意、在调整布线阻抗时、可能需要使用不同的终端设置。 同样、这就是我们建议客户进行仿真以找到适合其设计的理想解决方案/终端设置的原因。 （指向LPDDR4 设计指南的链接）
