[参考译文] AM6422：DDR4：CAN 线路与 CS 不同相

你好克里斯蒂安,同样的问题上的另一个帖子。  首先、确保您的设计和器件采用最佳配置。

-发送 DDR 配置文件和部件号。

此致、

James

您好、James。

器件型号和配置发布在另一个帖子上

此致、

基督教

你好 Christian,你试过另一篇文章的建议吗?

James

您好、James。

与其他帖子中的问题相同：为什么 CL 更改会影响该时间？ 我´s 它只是移动了完整的 CLK 周期。 但是从 CS 到 CLK 的相对延迟不应受到影响？

BR、

基督教

尊敬的 Christian：

好的、同意。  是来自两个不同电路板的两个不同示波器屏幕截图、还是同一电路板的两个不同引导？  我想知道这是否是培训问题。  我认为从另一个帖子请求的寄存器转储在这里会有所帮助。

此外、只需确认  在设计过程中是否考虑了此处布局指南 (www.ti.com/.../spracu1) 中的所有要求。

此致、

James

您好、James。

我将´ll 您的问题转交给我们的合作伙伴、他们进行了测量。 但它绝对是同一个板、我假设也是同一个引导板。

我们的固件人员目前正在实现寄存器转储代码。 下周开始。

我们尽量遵循这些准则。 特别是  ADR_CTRL 组中的传播延迟（表 3-6）符合指南

此致、

基督教

听起来设计不错。  我们将等待寄存器转储。  如其他主题中所述、让我看看能否从我们的 EVM 获得一些波形

此致、

James

您好、James。

寄存器转储发布在另一个线程中。

此致、基督教

谢谢基督教,我今天没有时间看它,明天会检查。

James

您好、James。

非常感谢、工作正常！

所附图片 是在“低“带宽范围内拍摄的、但 效果显而易见。

只是要确保：此设置只是 影响 CS 信号、没有其他信号、对吧？

初始值 0x03900390

优化值：0x3900200

此致、

基督教