[参考译文] TDA4VH-Q1：SERDES0&#39；s PCIe1&amp；PCIe3 可以&#39；t 在 8GT/s 下工作

您好、

由于美国节假日、预计回复会延迟。

此致、

Josiitaa

尊敬的 Chen：

是的、 SoC 支持在一个 Serdes0 上同时以 8GT/s 的速率运行。 但是、您的 FPGA 可能会遇到勘误表 i2242： https://www.ti.com/lit/er/sprz536b/sprz536b.pdf?ts = 1751914214523&ref_url=https%253A%252F%252Fwww.google.com%252F

此致、

Takuma

您好、

  什么是 “接收到的 REFCLK 模式“、我们如何修改它？ 在哪里可以找到 勘误表公告 (i2241)？

尊敬的专家：

 正如我之前被问到的、 https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1455878/tda4vh-q1-tda4vh-q1-serdes0-s-pcie1-pcie3-cannot-work-at-8gt-s-5gt-s 的问题

  现在结果似乎我的 FPGA 无法接受早期时钟更改、 我将继续跟踪这种情况。

 我也有检查 SK-AM69 设计,可以 pcie1 (x2) 和 PCIe3(x1) 与两个 SSD ,两个工作在 8GT ?

 但是、  您存储的时钟发生了 变化、我能否使用示波器来捕获此变化时刻的 pci-ref-clock 变化？  我已在上面的该链接上发布了测试结果。  

尊敬的 Sai 和 Chen：

 我也有检查 SK-AM69 设计,可以 pcie1 (x2) 和 PCIe3(x1) 与两个 SSD ,两个工作在 8GT ?

是的、他们应该在 8GT 下工作。

我可以使用示波器捕获此更改时刻的 PCIe-ref-clock 更改吗？

我没见过自己、但根据勘误说明、时钟应该有一些可观察到的变化。

 如果仅 连接 PCIe 并以 8GT/s 的速率配置 EP、则可以识别 PCIe3、但仅以 2.5GT/s 的速率运行。

您能澄清一下这一说法吗？ 如果只有 PCIe3 连接、那么这种 PCIe3 设备只能以 2.5GT/s 的速度运行吗？ 这是意料之外的。

此致、

Takuma

您能澄清一下这一说法吗？ 如果只有 PCIe3 连接、那么这种 PCIe3 设备只能以 2.5GT/s 的速度运行吗？ 这是意料之外的。

是的、我们认为。

尊敬的 Chen：

如果只有 PCIe3 连接、不应受勘误表 i2242 的影响。 如果它只能以 2.5GT/s 的速率运行,这就指向不同的问题。  

仅连接 PCIe3 后、能否从“lspci -vvv“发送完整日志？

此致、

Takuma

尊敬的 Takuma：

附上客户的完整日志、了解帮助分析问题所需的任何信息。

e2e.ti.com/.../0537.lspci.txt

尊敬的 Tony：

感谢您的日志。 奇怪的日志。 PCIe 控制器和 FPGA 似乎都广播了 8GT/s、但两侧的速度会降级。 更奇怪的是、所有 PCIe 控制器（包括 PCIE0 和 PCIE1）都降级到第 1 代速度。 当器件树有意将 max-link-speed 设置为低于第 3 代速度时、我只看到了这种类型的日志。

另外两个问题/请求：

• PCIe3 上的 FPGA 是否与 PCIe1 上的 FPGA 相同？
• 当 PCIe1 是唯一连接的 PCIe 设备时、您能否共享“lspci -vvv“日志？ 我想与您为 PCIe3 共享的日志进行比较

此致、

Takuma

你（们）好

   1. PCIE0 和 PCIE1 可在 8GT/s 下运行;

   2.日志将在以后;

在此处更新日志：

e2e.ti.com/.../lspci_5F00_eth0_5F00_eth1.txt

赛王说：

我是否可以使用示波器来捕获此更改时刻的 PCIe-ref 时钟变化？

我没见过自己、但根据勘误说明、时钟应该有一些可观察到的变化。

您能否执行此测试并在 PCIE_REFCLK_OUT 更改后发布？   

尊敬的 Sai：

似乎所有 3 个设备都具有不同的设备 ID：8,031,5031 和 7031。 这表明所有 3 个器件都是具有不同功能的不同器件。 此外、我看到对于不工作的 FPGA、缺少虚拟通道功能：

        Capabilities: [3c0 v1] Virtual Channel
                Caps:   LPEVC=0 RefClk=100ns PATEntryBits=1
                Arb:    Fixed- WRR32- WRR64- WRR128-
                Ctrl:   ArbSelect=Fixed
                Status: InProgress-
                VC0:    Caps:   PATOffset=00 MaxTimeSlots=1 RejSnoopTrans-
                        Arb:    Fixed- WRR32- WRR64- WRR128- TWRR128- WRR256-
                        Ctrl:   Enable+ ID=0 ArbSelect=Fixed TC/VC=ff
                        Status: NegoPending- InProgress-

您能否确认第 3 个 FPGA 本身没有问题？ 我不知道 FPGA 是否可以轻松移除并连接到不同的端口、但是否可以使用 PCIE0 或 PCIE1 端口测试无法正常工作的 FPGA？

此致、

Takuma

Hiuma Takuma：ć

  我们测试了第 3 个 FPGA 是否正常、  

 我上面的所有实验都基于我的 v2.0 硬件设计。    

 我的 v1.0 设计也是 pcie0 pcie1 PCIe3、但 PCIe3 连接到 5GT 的英特尔 i226（参考：e2e.ti.com/.../tda4vh-q1-tda4vh-q1-serdes0-s-pcie1-pcie3-cannot-work-at-8gt-s-5gt-s）  

 我们已经对我的 v2.0 硬件设计完成了更多测试

  基于我们的测试、PCIe3 是否有任何未知问题？

尊敬的 Sai：

PCIe3 没有可能导致实验中观察到行为的已知问题。 至于对实验的评论：

我想看看能否获得一张 E-key 8GT/s 卡来在我这边测试 SK-AM69 上的 PCIe3  

此致、

Takuma

  Takuma：  

   根据您的实验、最大速率为 8G 8G 5G、这与我在 v1.0 设计上所能得到的相同、PCIe3 连接到 i226 以太网芯片。

   总结：  

    (1) TI 帮助测试 8GT 卡

   (2) TI 帮助我们 确认最奇怪的结果（第 2 次测试）,额外的实验 是我们设置 FPGA 5GT 并连接到 PCIe3 ,它可以达到 5GT。 但如果我们 设置 8GT、它将下降到 2.5GT。

我们使用 FPGA 工具调试 LTSSM :

(1) V2.0 设计：仅连接到 PCIe3、Set FPGA 8GT、 Result：2.5GT

（__LW_AT__2） V2.0 设计仅连接 PCIe3、Set FPGA 5GT、 Result：5GT

(3) V1.0 硬件设计连接到 PCIE1 ,设置 FPGA 8GT ,结果:PCIe 1 8GT  （因为 V1.0‘s 硬件设计 PCIe3 连接到 i226）

PS:所有的实验都是使用相同的 FPGA 设备与相同的硬件设计,只有不同的速度。

 维护

(1)、似乎 pcie1 和 PCIe3 不相等、您能帮助我们在这里调试有关 4VH 的差异吗？   

 以下是我 FPGA 的 FAE 建议：

 (1) 通过 RP 发送速度变化、导致速度变化的原因是什么？

(2) 进入操作系统并尝试获得 Gen3 后,我们可以重新训练吗?

(3) 是否有任何工具可以检查 PCIe3 上的眼图？

   这是 我们项目的关键需求,  期待着您尽快回复

亲爱的 Takuma：

如果它尝试达到 Gen2/Gen3 速度、然后恢复到 gen1 速度、则在尝试更改状态

  这里的问题可能是什么？  从 ltssm 可以看出,它的状态变化是 不正常的,从 r.speed 到 r.lock 有 4 次变化,但只有 3 次跳到 r.speed ?   

赛王说：

我们能否在进入操作系统并尝试获得 Gen3 后再训练？

是的、在 PCIe 器件被禁用后、您应该能够发送总线的重新扫描请求。

  您能告诉我如何通过更详细的步骤来实现吗？

赛王说：

是否有任何工具可以检查 PCIe3 上的眼图？

您需要一个高频示波器

 TDA4VH 是否有任何数字眼图工具？ 此外、我已经在 FPGA 上进行了眼图测试、结果如下：似乎 2.5GT 和 5GT 上的两通道 PCIe3 工作正常。  

2.5GT：lane0 lane1

5GT：Lane0 Lane 1

 现在、您在 SK-AM69 上的实验有什么结果吗？

我们已经重新确认这一点、如果我们设置虚拟通道功能、结果也是一样的。

尊敬的 Sai：

现在您在 SK-AM69 上的实验有任何结果了吗？

我没有硬件、因此我订购了一个用于 E-key 转 M.2 Key 的适配器、以便可以使用 SK-AM69 上的 E 键控 PCIe3 插槽。

  您能告诉我如何通过更详细的步骤来实现吗？

• 移除总线 0、器件 0、功能 0 上的器件：echo 1 >/sys/bus/pci/devices/0000：00\：00.0/remove
• 重新扫描删除的设备：echo 1 >/sys/bus/pci/rescan

TDA4VH 是否有任何数字眼图工具？ [/报价]

没有专门用于 TDA4VH 的工具。 如果您需要眼图分析方面的帮助、请创建一个新的 E2E 论坛主题。

此致、

Takuma

你好专家 Takuma

(1) V2.0 设计：仅连接到 PCIe3、Set FPGA 8GT、 result：2.5GT

 您可以从这个状态机中看到、从 r.speed 到 r.lock 有四次、传输过程似乎不正常？ 你对此有何评论?  

赛王说：

现在、您在 SK-AM69 上的实验有什么结果吗？

我没有硬件、因此我订购了一个用于 E-key 转 M.2 Key 的适配器、以便可以使用 SK-AM69 上的 E 键控 PCIe3 插槽。

 获得这一结果需要多长时间？

尊敬的 Sai：

获得此结果需要多长时间？

等待的道歉。 SK-AM69 好像在 8GT 上成功枚举了所有 3 个 PCIe。 在下面附加日志、您可以按 Ctrl+F 选择“LnkSta：speed“以获取协商速度的链路状态：

e2e.ti.com/.../am69_5F00_sk_5F00_pcie_5F00_3_5F00_nvme_5F00_sdk_5F00_10_5F00_0.txt

您可以从这个状态机中看到、从 r.speed 到 r.lock 有四次、似乎传输过程是不正常的？ 你对此有何评论?  [/报价]

PCI Express Base 4.0 修订版 0.3 文档中将介绍此行为、您可以在线从 PCI-SIG 获取该文档。 如需了解具体信息、我建议您下载并阅读“4.2.6.4"。“。 部分中所述的步骤。

但要引用有关 LTSSM 行为的章节,从 Recovery.RcvrLock

“下一个状态是 Recovery.RcvrCfg、如果在所有配置的通道上接收到八个连续的 TS1 或 TS2 有序集、并且链路和通道编号与在这些相同通道上传输的数据匹配、并且 SPEED_CHANGE 位等于 DIRECTION_SPEED_CHANGE 变量、并且如果当前数据速率为 8.0 GT 或、则所有连续 TS1 顺序集中的 EC 字段为 00b
更高。“

如果它无法进入 RcvrCfg 状态、则再次引用规范文档助记符：

“下一个状态是恢复。如果操作速度没有改变为
从 L0 或 L1 进入恢复模式后相互协商的数据速率（即，
CHANGE_SPEED_RECOVERY = 0b) 且当前运行速度大于 2.5
GT 离开 Recovery 后要运行的新数据速率。速度将为 2.5 GT / s
注意：这表示链路无法以当前数据速率（更高
此链路将以 2.5 GT / GT 秒的数据速率运行。“

这会阻止链路训练成功将速率更改为 8.0 GT /秒

我怀疑它仍然可能与时钟相关（可能内部生成的时钟产生一些抖动）。 但是、是否可以通过实验来查看您是否可以进行一些电路板修改来为 PCIe 参考时钟连接外部时钟发生器？

此致、

Takuma

尊敬的专家  

 通过接线连接 PCIe 3 不正常 、但 PCIe 1 正常？   

 、你对抖动有怀疑？我怎么能确认这一点

2.关于勘误表 2242、你能帮助我范围这个时钟的变化？

 关于 PCIe 时钟选择的另一个问题、：

 在 tda4vh 的 TRM 上,在第 1521 页,表 12-202 串行器/解串器接收器参考时钟选择,我知道 0x1 使用 4VH 的内部 PLL 得到 100m,大约 0x0 0x2 和 0x3 什么是这样的?  

 4、我是否可以将 4vh PCIe 内核的 pcie_refclk_p/n_out 的外部串行器/解串器-reclk-p/n 用于形成通用时钟架构？

尊敬的 Sai：

如果您可以进行一些电路板修改以连接外部时钟发生器、则可以完成 1 和 4。

对于 2 人、我建议创建一个可分配给我们硬件团队的单独 E2E 主题。

对于 3、 0x0 是来自串行器/解串器 wiz 包装器的 ref_der_out_clk 信号、0x1 来自 PLL、0x2 是来自串行器/解串器 wiz 包装器的 ref_out_clk 信号、0x3 连接到 0（无信号）。

此致、

Takuma

尊敬的 exerept：  

 1 我已经创建了 一个 seprate E2E。

 2 4VH 的 PCIe 内核是否可以支持 单独的时钟架构？

3、对于通用时钟架构,我 只能得到一个时钟到 4VH 的参考时钟 0 的参考时钟,但对于我的 FPGA 设备,它仍然需要一个来自 4VH 的参考时钟, 对于这,我应该设置哪个值来选择我的外部 100m?

对于 3、 0x0 是来自 SerDes wiz 包装器的 ref_der_out_clk 信号、0x1 来自 PLL、0x2 是来自 SerDes wiz 包装器的 ref_out_clk 信号、0x3 连接到 0（无信号）。

尊敬的 Sai：

 2 4VH 的 PCIe 内核是否可以支持 单独的时钟架构？

是的

3、对于通用 时钟架构、我只能得到一个时钟到 4VH 的参考时钟 0 的参考时钟、但 对于我的 FPGA 设备、它仍然需要一个 4VH 的参考时钟、对于这个、我应该设置哪个值来选择我的外部 100 米？

通常、我们始终选择 0x1（也称为 PLL）。

此致、

Takuma

赛王说：

 2 4VH 的 PCIe 内核是否可以支持 单独的时钟架构？

是的

1、  由于是支持,我需要什么 chagne 使用这个架构? 您能给我们提供更详细的步骤吗？   4VH 是否有 SSC、是否需要关闭？

2 μ s 中、i2242、选项 2 提到了 使用收到的 REFCLK 模式？   这是否意味着我的 FPGA 器件使用 CDR 来获取时钟、这是第三个 架构数据时钟架构？  如果 是、如何配置 TDA4VH 来实现这一目标？

对于 3、 0x0 是来自 SerDes wiz 包装器的 ref_der_out_clk 信号、0x1 来自 PLL、0x2 是来自 SerDes wiz 包装器的 ref_out_clk 信号、0x3 连接到 0（无信号）。

3 我仍然与 TDA4VH 的内部 PLL 架构感到困惑。   PCIe3_REF_CLK_OUT 有 4 个选项 0x0 0x1 0x2 0x3  

(1) 0x1 PLL (PLL 是否来自 4VH 的系统时钟、即 19.2MHz)

(2) 0x0 0x2 来自 wiz wrapper、它的 时钟来自哪里？  这里有什么不同？

(3) 对于 AM69 演示板、serdes0 在此设置中有 100M 时钟输入到 SERDES_REF_ CLK 引脚、、AM69 演示板设置是什么？   为什么呢？

(4) 基于 (3)、此外：如果我 希望 PCIE1_refclk_out 和 PCIe3_refclk_out 内核使用该时钟、我是否应该设置任何寄存器？   

尊敬的 Sai：

您是否可以尝试修改电路板以使用外部 100MHz 时钟发生器来为 FPGA 和 SoC PCIe 基准引脚提供参考时钟？  

此致、

Takuma

尊敬的专家 Takuma：

 我 尝试使用一个外部 100MHz (9FGV0241 时钟 IC) 为 Serdes0_refrence 和 FPGA 基准引脚提供 100M 电源。   

 我从 FPGA 上移除 PCIe3_REFCLK_OUT 引脚和 PCIE1_REFCLK_OUT 引脚。  

 结果是：

  PCIE1 -> 8GT

  PCIe3 -> 2.5GT

 我已经确认时钟信号已同步。

 通过线缆连接 PCIe3 仍然只有 2.5GT。

 请帮我解决这个问题！！！！  μ s

尊敬的 Sai：

从 TI 的角度来看、我们已经确认、SoC 的 PCIe3 实例可以使用 AM69（其中 SerDes 和 PCIe 在功能上与 TDA4VH 相同）在 8GT 下工作  、而使用 3 个 SSD、我们还确认 PCIe 在同时使用 PCIE1 和 PCIe3 时仍会协商到 8GT。  

此外、使用不同的时钟配置在协商频率下获得不同的结果后、PCIe 信号的信号完整性会受到怀疑。 因为在之前分享的表格中、设置 PCIE1 和 PCIe3 导致 PCIe3 未被检测到、但现在检测到的是 2.5GT。  

让我给硬件团队记下一点、看看他们是否也可以查看此主题。

此致、

Takuma

尊敬的 Sai：

我们能否简单介绍一下您的原理图、其中显示了使用内部基准时钟时 PCIe 参考时钟的连接情况、以及使用外部时钟发生器的新配置？

此致、

Takuma

 除 上述内容外、您能否运行下面的 bash 脚本、其中转储一些与基准时钟相关的寄存器？

e2e.ti.com/.../dump_5F00_pcie_5F00_ctrlmmr_5F00_register_5F00_j784s4.sh

硬件团队也怀疑基准时钟存在问题。

此致、

Takuma

尊敬的 Sai：

使用内部时钟时、 CTRLMMR_PCIE_REFCLK3_CLKSEL 应具有 0x101、与 REFCLK1 和 REFCLK3 类似。 否则、与 PCIe3 相关的 CTRLMMR 寄存器看起来正常。  

此致、

Takuma

尊敬的专家 Takuma：

  是的,这 只是我的测试版本. 似乎您可以忽略这一点、

  使用内部时钟时、以下是对脚本进行搭接的输出：

root@j784s4-evm:~# bash dump_pcie_ctrlmmr_register_j784s4.sh

//// Starting register dump ////

CTRLMMR_PCIE0_CTRL at addr 0x00104070 is 0x00000382

CTRLMMR_PCIE1_CTRL at addr 0x00104074 is 0x00000182

CTRLMMR_PCIE2_CTRL at addr 0x00104078 is 0x00000002

CTRLMMR_PCIE3_CTRL at addr 0x0010407C is 0x00000182

CTRLMMR_PCIE_REFCLK0_CLKSEL at addr 0x00108070 is 0x00000101

CTRLMMR_PCIE_REFCLK1_CLKSEL at addr 0x00108074 is 0x00000101

CTRLMMR_PCIE_REFCLK2_CLKSEL at addr 0x00108078 is 0x00000100

CTRLMMR_PCIE_REFCLK3_CLKSEL at addr 0x0010807C is 0x00000101

CTRLMMR_ACSPCIE0_CTRL at addr 0x00118090 is 0x01000000

CTRLMMR_ACSPCIE1_CTRL at addr 0x00118094 is 0x01000000

CTRL_MMR_CFG0_SERDES0_LN0_CTRL at addr 0x00104080 is 0x00000001

CTRL_MMR_CFG0_SERDES0_LN1_CTRL at addr 0x00104084 is 0x00000001

CTRL_MMR_CFG0_SERDES0_LN2_CTRL at addr 0x00104088 is 0x00000000

CTRL_MMR_CFG0_SERDES0_LN3_CTRL at addr 0x0010408C is 0x00000000

CTRL_MMR_CFG0_SERDES1_LN0_CTRL at addr 0x00104090 is 0x00000001

CTRL_MMR_CFG0_SERDES1_LN1_CTRL at addr 0x00104094 is 0x00000001

CTRL_MMR_CFG0_SERDES1_LN2_CTRL at addr 0x00104098 is 0x00000001

CTRL_MMR_CFG0_SERDES1_LN3_CTRL at addr 0x0010409C is 0x00000001

CTRL_MMR_CFG0_SERDES2_LN0_CTRL at addr 0x001040A0 is 0x00000000

CTRL_MMR_CFG0_SERDES2_LN1_CTRL at addr 0x001040A4 is 0x00000000

CTRL_MMR_CFG0_SERDES2_LN2_CTRL at addr 0x001040A8 is 0x00000002

CTRL_MMR_CFG0_SERDES2_LN3_CTRL at addr 0x001040AC is 0x00000002

//// Ending register dump ////

root@j784s4-evm:~#

尊敬的 Sai：

寄存器转储看起来很好。  

到目前为止、所提供的信息旨在表明在恢复均衡阶段出现故障、并且很可能在均衡阶段 1 期间出现故障。 这将解释为什么 5GT/s 和 2.5GT/s 工作,而 8GT/s 降级到 2.5GT/s 这是因为 5 和 2.5GT/s 不需要链路均衡、而 8GT/s 需要链路均衡、如果均衡阶段失败、将降级到 2.5GT/s。

以下内容来自 PCI-SIG 的 PCI Express Base 4.0 Rev0.3 规范文档：

从过去分享的 LTSSM 图形中,我们可以看到 R.Eq 进入 R.Speed 状态,而不是 R.Lock

lspci -vvv 的输出表示 未设置 EqualizationPhase1 位：

LnkSta2：当前去加重等级：–3.5dB、EqualizationComplete- EqualizationPhase1-
EqualizationPhase2- EqualizationPhase3- LinkEqualizationRequest -
重计时器 — 2 重定时器 — 交叉链接器：不支持

因此、接收器无法识别发送器发送的两个连续的 TS1 顺序集。

是否可以 使用不同的 PCIe 3.0 器件测试您的 TDA4VH 电路板、以查看问题是在 FPGA 侧还是 TDA4VH 侧？

此致、

Takuma

尊敬的专家：Takuma：

  1）我分享了一个测试做 PCIE1 和 PCIe3 做一个 PCIE1 x4 通道,这可以在当前 V2.0 板在 8GT 上检测: VH 侧硬件 SI 应该是好的。

  2）我使用我的 V1.0 TDA4VH 定制板的同一个 FPGA 端口进行测试、这是 PCIe2 (serdes1 lane2 和 lane3)、可以转至 8GT：FPGA 端很好。

  总之、我认为 FPGA 端应该可以、否则在具有 V1.0 VH 板 PCIe 端口 2 的 8GT 下不应检测到我的 V1.0 电路板。 现在、只有 PCIe3 2x通道 模式未 通过 TDA4VH 专门验证。

 我的 PCIe 端口不是标准的插槽,它是一个特殊的端口,  我需要 用电线连接到另一个 PCIe 设备板进行测试,这是非常难确保 SI。

  如果是、您能否使用 AM69-SK 电路板连接一个 FPGA 演示板来测试我的场景？    

这个问题没有直接回答。  在此处更新：

PCIe3 上的 FPGA 是否与 PCIe1 上的 FPGA 相同？

显示了方框图。  同一 FPGA 板 GEth2 与 TDA4VH V1.0 板 PCIe 端口 2 连接工作正常。 所以 FPGA 端正常。  

尊敬的 Sai：

  如果是、您能否使用 AM69-SK 电路板连接一个 FPGA 演示板来在我的场景中进行测试？    [/报价]

我已经测试了您的用例、其中 3 个 PCIe 器件连接到 AM69-SK、每个器件都可以链接高达 8GT/s 以下日志：

e2e.ti.com/.../4846.am69_5F00_sk_5F00_pcie_5F00_3_5F00_nvme_5F00_sdk_5F00_10_5F00_0.txt

PCIe0、PCIe1 和 PCIe3 接口的使用方式与您的设置类似。

此致、

Takuma

尊敬的专家：Takuma：

  谢谢你  

  但你还有其他线索来解决这个问题吗?  

此致

Sai

尊敬的 Sai：

与硬件团队核实、看看他们是否有建议。

我在 TI 的软件团队工作、因此我无法对硬件方面以及链路均衡失败的原因发表深入评论。

在等待硬件团队的意见时、正在使用哪个 SDK 版本？ 此处的主题中是否使用了 9.1 SDK：  TDA4VH-Q1：TDA4VH-Q1：SERDES0 的 PCIe1 和 PCIe3 无法在 8GT/s 和 5GT/s 下工作  

此致、

Takuma

尊敬的 Sai：

得到了硬件团队的回应。

您能否删除器件树中用于 PCIe0 和 PCIe1 的串行器/解串器链路、以便只剩下 PCIe3？  https://git.ti.com/cgit/ti-linux-kernel/ti-linux-kernel/tree/arch/arm64/boot/dts/ti/k3-j784s4-evm.dts?h=ti-linux-6.1.y#n942。您还必须删除一些依赖节点、例如 pcie1_rc 和 pcie0_rc。

这是为了测试单链路模式是否能够改善 PCIe3 上的行为。

此致、

Takuma

尊敬的 Sai：

对于 SK-AM69、使用以下 DTS： https://git.ti.com/cgit/ti-linux-kernel/ti-linux-kernel/tree/arch/arm64/boot/dts/ti/k3-am69-sk.dts?h=ti-linux-6.6.y

上述 DTS 中也包含 PCIe 和 SerDes 的配置。 我没有看到您分享的 DTS 和 SK-AM69 中使用的 DTS 之间有任何突出的地方、但请随时查看。  

您建议、如果我们从外部 或 tda4VH 内部 PLL 提供 100M、则此寄存器应该设置 0x1？ 这是正确的吗？

ACSPCIE 参考时钟选择仅影响连接到 PCIE_REFCLKx_P/N_OUT 的 ACSPCIE 时钟缓冲器、因此如果使用外部时钟、该值不应该有任何影响。

CPU 的链路训练是否 支持热重置以使用

我没有尝试过您的方法进行重置。 但是、我之前已经介绍过适用于大多数标准器件的以下内容。 提醒一下、我发现很少有 EP 器件不 支持重新扫描/再培训。  

• 删除总线 0、器件 0、功能 0 上的器件： 回波 1 >/sys/bus/pci/devices/0000：00\：00.0/remove
• 重新扫描已删除的设备： Echo 1 >/sys/bus/pci/rescan

 在勘误表文件上、勘误表 i2326 是否 与此问题有任何关系？  [/报价]

使用外部基准时钟时、i2326 不应适用。

此致、

Takuma

尊敬的专家：  

1  TI 的硬件团队对此是否有更多的线索？

2  关于 i2326,系统 clk 是 19.2M,它是在整数模式还是分数模式下工作?  如果我们将 SYSCLK 设置为 25M、是否可以改进？

使用外部参考时钟时、i2326 不应适用。

尊敬的 Sai：

我 将这个问题重新分配给硬件团队。 到目前为止、没有其他意见。

是否有办法可以检查终端链路均衡失败的原因？ 分析仪等 PCIe 协议吗？

此致、

Takuma

尊敬的专家：Takuma：

1  我仍然与 TDA4VH 的时钟选择感到困惑。  

 如果我没有输入外部时钟、SerDes 应使用内部 PLL 时钟。   但是、如果使用外部时钟发生器、 TDA4VH 应设置一些寄存器以 使 SerDes 基准时 钟使用外部时钟、它能否自动选择基准时钟？   

2  串行器/解串器 0 可以使 PCIe2 x4  或 pcie1   x2 和 PCIe3 x2、在此配置中有多少个 PCIe 控制器正常运行？   

3 关于热重置,重新扫描似乎无法重新训练硬件过程,有没有其他方法来重新训练链接?

4.  

是否有办法检查为什么您的端链路均衡失败？ 设计 PCIe 协议分析器？

 我们是否有任何可以检查为什么在 4VH 上失败的状态寄存器？   、我将尝试 Fink PCIe 协议分析器。

此致、

Sai

尊敬的 Sai：

如果我不输入外部时钟、SerDes 应使用内部 PLL 时钟。   但是、如果使用外部时钟发生器、 TDA4VH 应设置一些寄存器以 使 SerDes 基准时 钟使用外部时钟、它能否自动选择基准时钟？   [/报价]

我的理解是、  我们一直在讨论的 ACSPCIE 参考时钟选择仅用于输出 PCIe 参考时钟。 下面是多路复用器和 pcie_REFCLKx_CLKSEL_OUT_clksel 的视图、该视图选择要在 pcie_REFCLKx_P/N_OUT 上输出哪个时钟。

这会通过一条单独的路径来驱动串行器/解串器模块、而不是接收外部基准时钟。

如果要选择外部基准时钟来接收串行器/解串器的外部基准时钟、它应对应于器件树中的“ext_ref_clk"。“。 不过、即使不选择、时钟配置也会像在“独立的时钟架构“中那样。 正如您所做的实验一样、使用外部时钟 PCIe1 成功链接到高达 8.0GT/s

2  串行器/解串器 0 可以使 PCIe2 x4  或 pcie1   x2 和 PCIe3 x2、在此配置中有多少个 PCIe 控制器正常工作？   [/报价]

每个 SerDes 实例最多可以支持 2 个接口、因此每个 SerDes 可以连接到 2 个 PCIe 控制器。 Serdes0 可以连接到 PCIe1 和 PCIe3 实例、而 Serdes1 可以连接到 PCIe0 和 PCIe2。

3 关于热重置,重新扫描似乎无法重新训练硬件过程,有没有其他方法来重新训练链接?

[/quote]

1. setpci -s 0000：00：00.0 CAP_EXP+0x30.W=0x1 — 这通过设置链路控制 2 寄存器将目标链路速度更改为第 1 代速度 (2.5GT/s)。 可使用 0x2、0x3 值设置为第 2 代、第 3 代
2. setpci -s 0000：00：00.0 CAP_EXP+0x10.0.W=0x20 — 这通过设置链路控制寄存器的位 5 来重新训练链路
3. lspci -vv -s 0000：00：00.0 | grep -i speed — 读取设置为目标速度和实际速度的速度

注意、上述序列使用 0000：00：00.0 作为器件、但应将其更改为要更改的任何器件。

[引述 userid=“610828" url="“ url="~“~/support/processors-group/processors/f/processors-forum/1536263/tda4vh-q1-serdes0-s-pcie1-pcie3-can-t-work-at-8gt-s/5968857

 我们是否有任何可以检查为什么在 4VH 上失败的状态寄存器？   、我将尝试 Fink PCIe 协议分析器。

[/报价]

我会将 此问题推迟到我们的硬件团队处理。

此致、

Takuma

[/quote][/quote]

尊敬的专家 Takuma：

问题 1：  

  以下是我们的经验：

  我们 禁用 pcie1 控制器 、并且仅启用 PCIe3 控制器 、对于这两个配置文件、均使用 PCIe3_refclk_out。

  设置 serdes0 lane0 和 lane1 unUSE 或 PCIE1_lane、我们会得到不同的结果。  

  (1) 配置 file1  

&SERDES_ln_ctrl｛

     空闲状态= 、 、

                   、 、

                   、 、

                  、 、

                   、 、

                   、 、

                   、 、

                   、 ;

}；

(2) 配置文件 2：

&SERDES_ln_ctrl｛

     空闲状态= 、 、

                   、 、

                   、 、

                  、 、

                   、 、

                   、 、

                   、 、

                   、 ;

}；

结果：   

配置文件 1：  仅限 PCIe3 2.5GT

配置文件 2：  PCIe3 Get 8GT

您能告诉我们 这可能是什么问题吗？  如何修改我们的文件。  

问题 2：  

这会通过一条单独的路径来驱动串行器/解串器模块、而不是接收外部基准时钟。

如果要选择外部基准时钟来接收串行器/解串器的外部基准时钟、它应对应于器件树中的“ext_ref_clk"。“。 不过、即使不选择、时钟配置也会像在“独立的时钟架构“中那样。 正如您所做的实验一样、使用外部时钟 PCIe1 成功链接到高达 8.0GT/s

 使用  “独立的时钟架构“来为 AM69 板剂量测量？  或者 、您已经配置“ext_ref_clk"？“？

尊敬的 Sai：

我们 禁用 pcie1 控制器 、仅启用 PCIe3 控制器 、对于这两个配置文件、均使用 PCIe3_refclk_out。

有趣的实验 这会更改 CTRLMMR 寄存器、以选择用于每个串行器/解串器通道的 IP。 驱动的串行器/解串器软件、不应影响在驱动器内选择的路径。  

• 您能尝试使用我刚才提出的这个常见问题来打印 LTSSM 状态吗？当没有设备连接并处于空闲状态时、可以使用 file1 和 file2 配置文件轮询 PCIe3 的 LTSSM 状态吗？   【常见问题解答】AM69：TDA4VH 如何检查当前 PCIe LTSSM 状态？ 

我想看看在没有任何设备连接到 PCIe3 时 LTSSM 行为是否有区别、并比较配置文件 1 和文件 2。  

确定 AM69 电路板使用的是  “独立的时钟架构“吗？  或者 您已经配置“ext_ref_clk"？“？

我正在为 SK-AM69 使用默认器件树。 默认情况下、serdes0 使用 “core_ref_clk"。“。 但是、电路板本身会将外部时钟发生器路由到串行器/解串器和 PCIe 连接器的 REFCLK、因此它本质上是一个单独的时钟架构。

此致、

Takuma

Takuma：

 这两个文件的 PCIe3 没有任何连接。   您能看到差异吗？

配置文件 1 配置 SerDes 通道 0 和通道 1

配置文件 2NO 串行器/解串器通道 0 和通道 1：

尊敬的 Sai：

在 第二种“配置文件 2NO SerDes 通道 0 和通道 1“的情况下、PCIe1 寄存器是否可访问？ 也就是说、是否可以运行 poll_ltssm_for_change.sh 0x2917014、或者是否显示错误？

此致、

Takuma

亲爱的 Takuma：  

 “我不会介意的,我想要的只是要和你在一起。“ 我重试此操作、它将显示错误。