工具/软件：
TI 团队大家好、
处理器： AM6442
SDK 版本： AM64x MCU+ SDK 11.00.00
我目前正在使用 基于 AM6442 处理器 遵循我的习惯 视图 、侧重于通过 GPMC 实现 R5F 内核与 RAM 之间的通信。 当我在地址/数据多路复用器件上使用异步单次写入访问时、两个 nCS 信号之间的间隔时间（两次写入）为 11 个时钟周期（尽管我已经将 cycle2cycledelay 参数设置为 2）、我可以调整哪些参数以将时间间隔缩短为 2 个时钟周期。
请就此提供您的意见
谢谢。此致
您好、
不能强制背对背单个异步写入事务仅为 2 个 GPMC 周期。
控制器必须等到器件的最小写入周期完成、因此观察到的~11 个周期（DRIVER/ADV/地址开销+器件最小值周期）不能压缩为 2 个周期。
为什么在您的设置中不能进行 2 次循环:
•PSRAM 数据表给出了 TWC/TACC≈70ns。 f_GPMC = 100MHz 时、周期= 10ns→TWC = 7 个周期。
在满足当前写入周期时序要求之前、控制器无法开始下一次写入。
•AD 多路复用（地址阶段）和较小的额外 CS/我们保持时间可以增加个周期、因此预计会看到 11 个周期。
提高整体吞吐量的实用方法：
使用 DMA：
•吞吐量增益很大、因为仍然需要每个事务设备的时序 (TWC)、但是您可以 AD 通过执行长连续块写入来消除 CPU 间写入延迟并减少 CPU/地址开销。
此致、
Anil.
您好：
我为我的错误表达道歉。 下图是 在两次写入期间捕获的时序图、 现在我们要调整中标记的 11 个时钟周期 红线表示。
尊敬的 Swargam：
在 example.syscfg 中、CYCLE2CYCLEDELAY 为 2 FCLK。 但两个读取周期之间实际测量的时间为 11FCLK。 为什么？
我觉得 11FCLK 大约是读取周期。也就是说,在成功读取周期后,读取周期会留空,不会执行任何操作?
GPMC_CONFIG1_i[1-0] GPMCFCLKDIVIDER = 0h GPMC_FCLK 频率
GPMC_CONFIG1_i[9-8] MUXADDDATA =地址和数据多路复用连接器件
GPMC_CONFIG1_i[13-12] devicesize = 32 位
GPMC_CONFIG1_i[28] WRITEMULTIPLE=单次访问
GPMC_CONFIG1_i[30] READMULTIPLE =单次访问
typedef struct
{
Uint32 ulFpgaRdData[30];
}FpgaRdParams;
typedef struct
{
Uint32 ulFpgaWrData[30];
}FPGAWrParams;
FpgaRdParams stFpgaRdParamsReg __attribute__((aligned(128), section(".bss.FpgaRd")));
FPGAWrParams stFPGAWrParamsReg __attribute__((aligned(128), section(".bss.FpgaWr")));
void FPGARead()
{
stFpgaRdParamsBuf.ulFpgaRdData[0] = stFpgaRdParamsReg.ulFpgaRdData[0];
stFpgaRdParamsBuf.ulFpgaRdData[1] = stFpgaRdParamsReg.ulFpgaRdData[1];
}
void FPGAWrite()
{
stFPGAWrParamsReg.ulFpgaWrData[0] = 0xFF00FF00;
stFPGAWrParamsReg.ulFpgaWrData[1] = 0xAA55AA55;
}
期待您的答复！
此致、
Andy