电路板设计人员嗨。

请参阅以下与 PCB 图形相关的输入

(32)【常见问题解答】AM625：针对特定外设的 PCB 模式建议 — 处理器论坛-处理器 — TI E2E 支持论坛

对于以下外设、是否有任何建议或建议值（对于互连长度或 CLK 到数据互连差异）？ 是否有任何列出此内容的文档？

① eMMC、SD 卡
② Ω LVDS
③ SPI、QSPI（OSPI）Ω

是的、   数据表时序部分中相应的时序条件表定义了这些要求。

(+)【常见问题解答】AM625：连接到 SPI NOR 的 OSPI CLK 的分销商 — 处理器论坛-处理器 — TI E2E 支持论坛

我个人认为在此外设上提供多个芯片选择引脚属于错误。 当这种实现方式存在很大问题时、这会造成误导并使某人认为他们可以连接多个器件。  

连接多个设备的问题与您 在时钟上的观察有关。 您可以在信号布线的源端看到这种失真、因为输出缓冲器具有与信号布线大致相同的源阻抗。 当信号从低电平变为高电平或从高电平变为低电平时、施加到信号的电压除以输出缓冲器源阻抗与信号布线阻抗之比。 它基本上是一个分压器、可导致向信号施加 1/2 Vs 电压。 该 1/2 Vs 电压会沿信号布线传播、直到遇到高阻抗或开路、其中阻抗不匹配会导致同相反射、从而导致远端电压从 VDD 持续转换到 VSS 或从 VSS 到 VDD。 这种反射返回到源极、在这种情况下、在该反射返回之前、源极上的电压不会继续进入 VDD 或 VSS。  1/2 Vs 阶跃函数的长度将等于时钟信号布线传播时间的两倍。 随着靠近信号布线末端、STEP 函数会变短、但直到最后才会完全消失

 除信号布线远端以外的任何位置连接的设备将在时钟信号上观察到相同的步进函数。 在时钟信号布线中间的任何位置连接器件时钟输入是一种非常糟糕的设计做法、因为当该 1/2 Vs 电压在输入缓冲器的开关阈值附近暂停时、该器件的时钟输入缓冲器的输出很可能会产生内部时钟干扰。  如果不产生阻抗不连续性、信号布线将分成两条路径、这也会导致信号失真。 插入缓冲器将解决阻抗不匹配问题、但在时钟路径中插入延迟、这可能会导致时序违例、因为外设 在假设直接连接没有任何缓冲器延迟的情况下处于时序闭合状态。

将 NOR 存储器器件连接到时钟信号的中间是 错误的。 您必须通过断开超出所连接器件的任何信号布线来解决此问题、以防止任何内部时钟干扰问题。

大多数 AM62x 引脚上电关闭、因此您需要使用外部拉电阻器将 任何所连接器 件 输入保持在 有效 逻辑状态、直到 IO 和相关的外设模块已由软件初始化。 绝不应允许 CMOS 输入悬空。 对于 AM62x 输入尤其如此。 所有已启用的 AM62x 输入都必须保持在高于 数据表相应电气特性部分中定义的 VIHSS 或 VILSS 的有效逻辑状态。  如果您的设计 允许任何已启用输入在产品生命周期内的累积时间段内悬空至 1/2 Vs 电压、则 AM62x 器件可能会损坏。

我正在考虑抑制 SPI_CLK 引起的 EMI 噪声。
除以下方法外、是否有任何其他还原方法？
-缩短 CLK 线。
通过在 pF 的顺序上插入一个电阻器或电容器来抑制 CLK。
-降低电源和信号接地的阻抗。

所有这些选项都可能会对接口时序产生影响。  上述三种解决方案的理想选择是缩短时钟布线的总长度。  最糟糕的选择是降低电源阻抗、因为这会影响所有 IO 共享 一个公共 IO 电源轨。

您问的是哪种 SPI、McSPI 或 OSPI？

McSPI 的最大工作频率远低于 OSPI、因此其变化要好得多、以便具有 足够的时序裕度 来支持较慢的时钟转换。   除非您将工作频率明显降低到低于其最大工作频率、否则我不建议将其用于 OSPI。

数据表中提供的时序参数基于在每个外设时序部分开头定义的条件。 您需要确保设计符合所有这些条件和参数。  我们建议 使用 每个器件的开关特性以及实际的 PCB 延迟对每个外设进行时序分析、以确认满足所有时序要求。

 每个 McSPI 接口的时序闭合 是在 最大 负载电容为 12pF 的情况下实现的。  因此、100pF 负载很可能会使时钟延迟、并导致 数据表中定义的时序参数值无效。  因此、您需要使用该负载表征 McSPI 时序并 确认接口仍然有足够的裕度。

我需要询问我们的 IO 设计团队、SPI_CLK 上的 100pF 负载是否会导致任何长期可靠性问题。

我们尚未对 如此大的负载进行 IO 可靠性评估。 一个潜在的问题可能是 驱动 较大负载时由于 HCI/CHC 而降级。 因此、 不建议连接 100pf 电容器 SPI_CLK。

 数据表的每个外设时序部分的开头都有一个时序条件表、其中定义了最大电容。  您的系统应设计为符合 相应时序条件表中定义的最大电容。

 数据表中定义的最大输出负载电容是连接到 引脚的所有元件的组合。

将 100pf 电容器直接连接到输出缓冲器 会导致大峰值电流通过 AM64x 电源轨和输出缓冲器流向电容器。  这种较大的容性负载对输出缓冲器施加比预期更大的应力、并引入大于预期的接地反弹、从而  在整个 AM64x 器件中引入噪声。

在任何分立式电容器负载之前插入一个串联电阻器将减小流经 AM64x 电源轨和输出缓冲器的电流。 但是、RC 电路需要放置在 AM64x 器件附近、以有效地 降低信号压摆率、这是您为降低 EMI 而尝试采取的措施。

EMI 问题通常是一个系统实施问题、存在许多会影响辐射发射曲线的变量。 PCB 布局问题最可能是影响因素。 例如、 当客户在没有低环路电感返回接地路径的情况下通过板对板连接器或板对电缆连接器路由信号时、会对 EMI 产生一个常见影响、这可能导致信号辐射噪声。 SPI_CLK 信号的路由方式是否使其  在整个信号路径上具有低阻抗返回基准？  例如、信号是否会穿过任何 分离的参考平面、或者在没有靠近拼接过孔或拼接电容器的情况下从一个参考平面转换到另一个参考平面？

此致、

Sreenivasa.