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器件型号：AM67A工具/软件：
您好、
我的客户询问有关 LPDDR4 配置的问题。
您能否确认以下问题并向我发送您的反馈？
前提：
*客户参考以下两个信息。
Jacinto7 AM6x/TDA4x/DRA8x LPDDR4 设计指南
https://www.ti.com/jp/lit/an/spracn9f/spracn9f.pdf
2. Beagley-AI 板的布局
https://www.beagleboard.org/boards/beagley-ai
问题 1： 根据设计指南应用手册（位于“1"上方“上方）上方）、“表 3-4 中提供了布局示例。 LPDDR4 的 PCB 堆叠示例“。
此堆叠示例显示为“DBG"（“（数据（数据字节组）分配了“L2"。“。
另一方面、Beagley 的布局（“2"以上“以上）以上）显示 为“DBG"（“（数据（数据字节组）分配了“L3"。“。
客户希望应用与 BeagleY 相同的布局。 但是、当用户应用“DBG"（“（数据（数据字节组）被分配为“L3"的“的布局时、是否有任何问题？
问题 2： 根据 设计指南应用手册（高于“1"）“）、 根据 DDR 速度和布局配置、TI 似乎建议使用比一般“FR-4"更“更低的介电常数材料。
在下面的情况下,哪些一般材料“FR-4"或“或低介电常数更好地使用?
- 10 层带背钻
- DDR 速度等级为 3733Mbps
如果你有任何其他准则来确定材料,你能告诉我吗?
（一般而言，我认为用户会执行某种射频测量仿真，但这需要额外的成本，因此如果您有任何标准指南，我们想知道这一点。）
此致、
