Other Parts Discussed in Thread: AM62L, TMDS62LEVM, UNIFLASH
器件型号： AM62L
主题中讨论的其他器件： TMDS62LEVM、 UNIFLASH
您好、专家。 目前、我们正在测试 AM62L32 的 QSPI 闪存启动。 下面是我们的原理图设计
无论是使用 FSS0 QSPI CS0 还是 FSS0 串行 NAND OSPI 1-1-4 模式、我们都无法正常引导。 特定的日志如下所示；但它可以正常读取和写入 QSPI 闪存。 我想问原因是什么？
您好 Anastas、
我 已 将 tiboot3 映像写入 mtd0 分区 、并 将 tipsl 映像写入 mtd1 分区、 但 似乎没有 任何 效果。
尊敬的 Yi Wang、JUNZHI LIN、
感谢您的更新。
因此、我知道、根据 AM62L TRM 部分初始化/子部分、引导模式引脚映射（减少引脚数）：
在您的配置中、由于 BOOTMODE15！=0 && BOOTMODE14！=0、在 POR 后、引导模式引脚 0 至 11 扫描会被忽略、因为这种模式会缩小 boomode 引脚数选择模式。
AM62L ROM 引导加载程序捕获[BM12：BM15]= 1001： “固定 2“-> FSS0 QSPI CS0 或[BM12：BM15]=0011：“固定 5“-> FSS0 串行 NAND OSPI 1-1-4 配置值作为主引导源。 从该表中可以明显看出、UART 是备用引导选项。 这说明了 您为何看到“… CCCCCCC“打印在控制台中。
这意味着 QSPI 引导失败并且触发备用 UART 引导。
我将尝试为 QSPI 启动不成功分析提供更多检查点。 请期待明天做出响应。
此致、
谢谢
Anastas Yordanov
尊敬的 Yi Wang：
我不确定 pin (9 ): EP 来自哪里? GD5F2GM7REYIGR 不是 8 针封装吗？
OSPI0 主机控制器 QSPI 硬件接口的硬件实现是否遵循 TI 针对硬件设计和原理图审阅检查清单的建议（请参阅 OSPI/QSPI 相关小节中的检查点）：
AM62L LBCLK0、DQS、CSn1、CSn2、CSn3 似乎未用于 OSPI 接口、但用于其他外设（即 GPIO）。 您能否确认？
以下是有关 OSPI/QSPI 主题的非常有用的常见问题解答：
在 QSPI 模式下、将以 OSPI0_CLK 频率将 SPL 引导软件从 QSPI 加载到 RAM。 = 50MHz 处于 1S-1S-4S 模式。 从 RAM 执行启动代码。
根据初始化/小节、AM62L TRM 的 QSPI 引导：
有关 QSPI 引导接口硬件示例、您可能希望查看以下 E2E 主题：
请期待在一天或两天内跟进并提供更多提示。
此致
Anastas Yordanov
尊敬的 Anastas Yordanov：
以下各图显示了在引导阶段捕获的 CLK、CSn0、D0 和 D1 波形。在引导阶段、D2 和 D3 上没有数据。
CLK 和 CSn0
CLK 和 D0
CLK 和 D1
CSn0 和 D0
CSn0 和 D1
尊敬的 Anastas Yordanov：
删除了电阻器 R477、R465 和芯片 U100
将 OSPI_NOR_INTn 信号短接至 GND
短接 NOR 闪存的 CSn0 引脚和 NAND 闪存的 CSn3 引脚
如果备份模式为 UART、它将打印以下内容；
如果备份模式为 SD 卡、它将打印以下内容。
提醒一下：我被告知 GD QSPI NAND 闪存默认处于 1s-1s-1s 模式而不是 1s-1s-4S 模式 。请进行检查。 然后试一下
BOOTMODE[9：3]：0 1 x 0000
尊敬的 Anastas Yordanov：
你好、Junji Wu、
感谢您提出“将 OSPI 控制器 OSPI0_CSN3 输出用于 EVM Winbond NAND 的芯片选择。“ 查看最新的 TRM 手册时、我注意到第 169 页上规定只有 CSn0 支持串行 NAND 引导。 考虑到这一点、将 NAND 闪存的芯片选择连接到 CSn3 在理论上可能无法启用引导。
抱歉误导你 ,感谢你的 TRM 交叉检查和纠正！ 我的想法是更新 SW、避免偏离 EVM 原理图、但我忘记了 AM62L ROM 引导加载程序软件只能从连接 CSn0 的 NAND 闪存启动的事实。
连接两个存储器时钟引脚后、您可以移除未使用的 NOR 闪存时钟 R471 下拉电阻、以减少 OSPI0 控制器时钟输出上的负载。 我假设您还已将 W25N01JWTBAG QSPI_NAND_CLK 和 QSPI_AND_CS 与 SoC OSPI0_LBCLKO 和 OSPI0_CSN3 分离 。
我不确定 QSPI_NAND 和 OSPI_NOR 存储器对应的 CSn 和 CLK 输入引脚之间对 AM62L OSPI0_CSn 和 OSPI0_CLK 直接共享是否不违反任何信号完整性规则。
至少从以下 E2E 主题来看、TI 似乎未测试 EVM 的此类返修、也不建议这样做：
尝试从 TMDS62LEVM 上的 W25N01JWTBAG NAND 引导
参考提供的示波图、DQ0 线和 CLK 看起来有点噪声、在上升和下降转换区域附近有明显的过冲。 下冲看起来更小。 我无法使用 1V 范围限定过冲（可能约 500mV 或更多）和下冲幅度。 您是否能够以更精细的分辨率（即 500mV 或 100mV）提供 DQ0 信号示波图？ 可能需要执行此操作来排除在 QSPI NAND 闪存数据输入端、串行 NAND 命令或地址的数据逻辑电平可能会被误解的情况。
从 AM62L OSPI 发送到闪存的命令似乎为 0x0F C0 ->“READ STATUS REGISTER-3“。
为了理解引导错误、我需要看到一个完整的 CLK、DQ0 命令/DQ1 数据传输序列、与您在此处捕获的序列类似、但时间标度更好、并 增加了时钟和芯片选择：
目前、在 OSPI 1S-1S-1S 引导模式（标准 SPI 模式）下、时钟频率似乎也不符合 ROM 加载程序引导期间 OSPI0_CLK 时钟到 NAND 闪存的预期 50MHz (20ns) 频率。 当数据在 DQ1 线路上切换时、它也是 6.26MHz 吗？
请期待我下周初的跟进！
谢谢
此致、
Anastas Yordanov
尊敬的 Anastas Yordanov：
关于您的假设：“我假设您还已将 W25N01JWTBAG QSPI_NAND_CLK 和 QSPI_NAND_CS 与 SoC OSPI0_LBCLKO 和 OSPI0_CSN3 分离“、下面是一个更新：
由于 NAND 闪存的 CLK 引脚和 AM62Lx 的 OSPI0_LBCLKO 引脚之间没有串联电阻、因此断开其电气连接的唯一方法是切断 PCB 上的布线、这会带来重大风险。 因此、我们尚未执行此操作、相同的逻辑也适用于 NAND 闪存的 CS 信号。
总之、对于 TMDS62LEVM 板上的 AM62Lx、CSn0 当前短接至 CSn3、OSPI0_CLK 短接至 OSPI0_LBCLKO。 根据我的测试、在引导阶段、CSn3 和 OSPI0_LBCLKO 实际上不输出任何信号、因此理论上、它们不应干扰 CSn0 和 OSPI0_CLK。
根据您的建议、 我已经在引导阶段测试了 NAND 闪存的 CLK/CSn0/D0 和 CLK/CSn0/D1 波形。
在第 14 个时钟周期、CLK 频率切换到 50MHz。 D1 的波形似乎表现出一些异常：有时它无法正常降至 0V。 我不确定这是否会影响 NAND 引导过程。
作为参考、我在通过 SD 卡引导后测试了 NAND 引导的读取和写入功能、并且没有观察到这样的异常波形。
随附了详细的波形图像。
你好、Junji Wu、
让我们从 OSPI CLK 信号开始：
时钟脉冲的平台区域存在明显下降。 如前所述、GND 和 VDDS1=1.8V 电源电势存在明显的正负过冲超过约 500mV。 瞬态正过冲为 2.34 - 1.8 = 0.54V > 0.2*VDDS1 = 0.2*1.8 = 0.36V、持续时间约为 3uS、 约为 T=20us 的 20%。 负过冲 –0.48V
是否可能由于所用设备的限制（即示波器，探头和测量设置）而出现跌落。 问： 您的示波器和探头支持的最大频率和采样率是多少？ 例如、您是否使用接地弹簧来在测量过程中提供较短的接地路径。
关于 OSPI0_D0 — 正如您已经汇总的，没有观察到“浮动零“电平。 在串行 NAND 引导模式下、这实际上是命令/地址/写入数据 线。
引导软件数据应在引导之前下载到 RAM、并通过 AM62L OSPI0_D1 输入读取。 但是、对于 OSPI0_D1、逻辑 0 的浮点电平会出现问题。 如果存在“短“信号从高电平到低电平的转换、通常 在 1-3 个时钟边沿、则信号 在某些情况下可能不会降至 VIL_max = 0.35*VDDS1 = 0.63V 以下 、但会保留在 AM62L 1P8_LVCMOS 缓冲器 VIH_min = 0.65*VDDS1 = 1.17V 以上、或在 ViL_max 和 VIH_min 之间达到电平、可能导致在 OSPI0_D1 输入端出现错误解释（高电平）。
反之亦然、如果 NAND 存储器 D1 输出从低电平变为高电平、通常在 1-3 个下降时钟边沿变化、则信号不能超过 1P8_LVCMOS 缓冲器 Vil_max 阈值 (0.63V) 或 达到 Vil_max =0.63V 和 VIH_min=1.17V 之间的电平 、而在 AM62L OSPI_D1 输入时被错误地解释为低电平。 因此存在问题。
由于 NAND 闪存的 CLK 引脚和 AM62Lx 的 OSPI0_LBCLKO 引脚之间没有串联电阻、因此断开其电气连接的唯一方法是切断 PCB 上的布线、这会带来重大风险。 因此、我们尚未执行此操作、相同的逻辑也适用于 NAND 闪存的 CS 信号。
好的、我理解。 以下是 根据 AM62L 数据表的 E18 (OSPI0_LBCLKO) 和 C23 (OSPI0_CSn3) 引脚默认缓冲器和多路复用模式值：
根据默认 SoC 引脚配置和 ROM 序列、将 SoC LBCLKO 引脚（默认为 HiZ、未被 ROM 更改以在 OSPI Tap 工作模式下引导）短接 至 SoC OSPI0_CLK 引脚以及 SoC OSPI0_CSn3 引脚（默认为 HiZ、未被 ROM 更改）短接至 SoC_CSn0 引脚不会对 SoC 和闪存存储器造成任何损害。
此外、根据我对 NOR 闪存 S28HS512TGABHM013 数据表的理解：
Infineon S28HS512TGABHM013 数据表
当 OSPI_NOR_RESET 复位被置为有效时、S28HS512TGABHM013 数据引脚被强制进入高阻态（断开）状态。 但是、仅当 CS 信号为高电平时、NOR 闪存的 RESET#输入引脚才应保持有效（置为低电平）。 因此会出现一个问题 当 RESET#被置为低电平且 CS 由 AM62L OSPI 主机驱动为低电平时、闪存 NOR 数据和其他输出引脚的状态是什么。 NOR 闪存数据表推导出、当 RESET#引脚保持为“低电平“时、CS 置为“低电平“、这是一种“非法“状态（尽管未明确突出显示）。
下面是有关如何连接两个 OSPI 存储器（尤其是 NOR：S28HS512TGABHM013 和 NAND：W25N01JWTBAG） 以共享相同的 OSPI 控制器数据线的 TI 常见问题解答指南：
将两个 OSPI (QSPI) 存储器连接到 AM62L OSPI 共享数据总线
请再次确保在 CSn0 输入端只有一个 10k 上拉电阻器、在 NAND 闪存的 CLK 输入端只有一个 10k 下拉电阻器。
问：您能否告诉我成功写入 QSPI NAND 存储器和从该存储器读取的 OSPI 时钟频率？
总结：我认为您可以更愿意在定制电路板上继续测试引导、因为在定制电路板上、QSPI NAND 闪存设置更符合成功启动的条件。
谢谢
此致、
Anastas Yordanov
尊敬的 Anastas Yordanov：
#1。 现在、我们的定制电路板可以通过 BOOTMODE 设置引导至 SPL/tiboot3 阶段 串行 NAND 主引导模式 + UART 备用引导模式 ) 如下：
B15 ........................................................... B0
00_0011_01x0000_011 (QSPI NAND 的完全引导模式配置、1-1-1)
#2. 而是使用 SDK 11.01.16.13 无法找到引导设备、导致错误代码–19。
我们添加了调试日志、 程序在启动期间无法识别 SPINAND 引导器件。 下面提供了我们的代码修改和调试日志。
在使用 SDK 时 11.00.15.05 可以引导至 UBoot 控制台、 比较来自 SDK 的日志 11.00.15.05、 存在 SPINAND 条目、因此它可以进入 uboot cmd 阶段。
似乎是最新的 Linux SDK 11.01.16.13 QSPI_NAND 引导有问题。
--- a/common/spl/spl.c
+++ b/common/spl/spl.c
@@ -609,6 +609,13 @@ static int boot_from_devices(struct spl_image_info *spl_image,
int ret = -ENODEV;
int i;
+ struct spl_image_loader *tmp_loader;
+
+ for (tmp_loader = drv; tmp_loader != drv + n_ents; tmp_loader++)
+ {
+ printf("tmp_loader name = %s, tmp_loader->boot_device = 0x%x\n", tmp_loader->name, tmp_loader->boot_device);
+ }
+
for (i = 0; i < count && spl_boot_list[i] != BOOT_DEVICE_NONE; i++) {
struct spl_image_loader *loader;
int bootdev = spl_boot_list[i];
@@ -616,6 +623,7 @@ static int boot_from_devices(struct spl_image_info *spl_image,
if (CONFIG_IS_ENABLED(SHOW_ERRORS))
ret = -ENXIO;
for (loader = drv; loader != drv + n_ents; loader++) {
+ printf("loader name = %s, boot_device = 0x%x, bootdev = 0x%x \n", loader->name, loader->boot_device, bootdev);
if (bootdev != loader->boot_device)
continue;
if (!CONFIG_IS_ENABLED(SILENT_CONSOLE)) {
@@ -752,6 +760,7 @@ void board_init_r(gd_t *dummy1, ulong dummy2)
ret);
else
puts(PHASE_PROMPT "failed to boot from all boot devices\n");
+ printf(PHASE_PROMPT "failed to boot from all boot devices (err=%d)\n", ret);
hang();
}
diff --git a/arch/arm/mach-k3/am62lx/boot.c b/arch/arm/mach-k3/am62lx/boot.c
index a0d3387c..ec3a0aee 100644
--- a/arch/arm/mach-k3/am62lx/boot.c
+++ b/arch/arm/mach-k3/am62lx/boot.c
@@ -37,7 +37,7 @@ static u32 get_primary_bootmedia(u32 devstat)
MAIN_DEVSTAT_PRIMARY_BOOTMODE_SHIFT;
u32 bootmode_cfg = (devstat & MAIN_DEVSTAT_PRIMARY_BOOTMODE_CFG_MASK) >>
MAIN_DEVSTAT_PRIMARY_BOOTMODE_CFG_SHIFT;
-
+ printf("bootmode = 0x%x \n", bootmode);
switch (bootmode) {
case BOOT_DEVICE_XSPI_FAST:
case BOOT_DEVICE_XSPI:
@@ -50,7 +50,7 @@ static u32 get_primary_bootmedia(u32 devstat)
return BOOT_DEVICE_MMC1;
case BOOT_DEVICE_SPI_NAND:
- return BOOT_DEVICE_SPI_NAND;
+ return BOOT_DEVICE_SPINAND;
case BOOT_DEVICE_MMC:
if ((bootmode_cfg & MAIN_DEVSTAT_PRIMARY_MMC_PORT_MASK) >>
@@ -68,6 +68,7 @@ static u32 get_primary_bootmedia(u32 devstat)
return BOOT_DEVICE_RAM;
}
+ printf("=== return bootmode = 0x%x \n", bootmode);
return bootmode;
}
您好 Yi Wang、Junji Wu、
好消息是、您和软件开发团队已进入 U-boot SPL 执行阶段 (SDK 11.01.16.13 )。
我不是 tispl/U-boot / Linux 专家。 上述 SDK 是什么 11.01.16.13 U-boot SPL 日志 意味着： bootdev = 0x10 不存在于支持的器件列表中：DFU、MMC1、... 包括与非门、其中 BOOT_DEVICE = 0xB。
是 SDK 中的“SPIND"</s>“ 11.00.15.05 与“NAND"之间“之间的切换 11.01.16.13 U-Boot SPL 相同的引导设备选项或它们不同？
如果它们是同一个选项、可能是简单的引导列表“bootdev" ID“ ID 与选定的“boot_device" ID“ ID 不一致、还是在 SW 中处理更复杂？
感谢您的澄清！
如果我必须重新分配给我们的 Linux 软件团队以支持、请告诉我！
谢谢
此致、
Anastas Yordanov
QE 不是一次性编程位。 无法编程为永远启用 4 位。 因此、只能在 1-1-1 内引导、然后启用 QE 并更改为 1-1-4 模式、以在引导阶段完成后加速。
尊敬的 Tony：
由于我不熟悉 tiboot3、U-boot SPL 和 U-boot 的代码、因此我不确定这里的真正问题。 是的、GD5F2GM7“功能“寄存器 QE 位是一个易失性位、只要 NAND 闪存电源关闭->打开、或闪存 NAND 从处理器接收到上电复位命令 (0x99)、该位就会复位为 0。 我表示将 QE 位设置为 0b1（访问位[0] @寄存器。 地址 0xB0 通过命令“Set Features=0x1F“）可以在从 ROM 代码引导的第一个闪存非 ROM 程序中完成。 请注意、ROM 引导模式也可以是具有 1S-1S-1S 模式的串行 NAND SPI 引导模式。 在 ROM 引导加载程序（如果 ROM 代码在此阶段冻结）和外部加载程序（如可能）中不应更改运行模式。
为什么 在 AM62L ROM 加载程序之前 GD5F2GM7 的上电复位不足够？ 在非 ROM 引导阶段之间、何时需要向 GD5F2GM7 NAND 闪存发送上电复位命令 (0x99)？
如果 NAND 闪存也应在不同的引导阶段之间复位、那么我同意应在每个引导的程序中检查 QE 位并将其设置为高电平 — 即应修改每个引导加载程序）。
请告诉我是否将重新指派给 TI Linux 引导加载程序软件专家来澄清细节？
谢谢
此致、
Anastas Yordanov