[参考译文] TDA4VM：MDIO 协议概述和时序设计注意事项

尊敬的 Shreyas：

在读取从 PHY 发送的数据时、 我确实考虑了 PHY 内部延迟为 0-20ns、传播延迟为 0-5ns、  
一旦 MDIO 数据线上的数据已经有效、CPU 侧的设置时间是否会对读取未损坏数据产生任何影响？
如果是、您可以解释一下 CPU 上的设置时间对于读取 PHY 已经放置在 MDIO 线路上的数据仍然很重要 （在遵守 PHY 内部延迟和传播延迟之后）

此致

RT 延迟小于该值应该不会有问题、并为时序提供了裕度。   [/报价]

什么是 RT 延迟？/

嗨、Manisha、

如数据表上的时序条件中所述、输入侧必须满足建立时间和保持时间。 数据必须在时钟对线路进行采样之前有效、并且不得在采样期间或采样之后立即切换。 只要它们符合 MDIO 行业标准规范、就不太可能做到这一点。 RT 以往返延迟为基准。  

最好是在原理图/布局阶段进行时序仿真、然后再将电路板发送给制造厂来了解其是否正常工作。 对于 MDIO 等低速接口、通常没有满足时序规格的问题。