[参考译文] TDA4VM：MDIO 协议概述和时序设计注意事项

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1642291/tda4vm-mdio-protocol-overview-and-timing-design-considerations

器件型号： TDA4VM
Thread 中讨论的其他器件： DRA829、

您好专家、

我们将 J721E (DRA829/TDA4VM/AM68P) 处理器 与 Marvell Alaska PHY 器件 (88EA1517/88EA1512 和 88E1548P) 配合使用。目前、我正在执行时序分析以确定 最佳 MDC 时钟宽度、其中考虑了内部延迟的最小值、设置时间、保持时间和时钟周期。

到目前为止、分析的重点是 MDIO 写入路径 (CPU 到 PHY)、在选择 MDC 时序参数时考虑了 PHY 设置和保持时间要求。但是、我想澄清一下 MDIO 读取路径 (PHY 到 CPU)。具体而言、当数据由 PHY 驱动并由处理器采样时、是否还应在时序分析中包含处理器数据表中规定的处理器 MDIO 输入建立时间和保持时间要求？

非常希望在选择 MDC 时钟周期并同时考虑读取和写入路径的任何其他见解或最佳实践。

此致
谢谢你

Manisha Narayana.

3 个月前

0 admin 3 个月前

TI__Guru**** 2895520 points

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尊敬的 Manisha Narayana：

是的、在运行时序要求时必须考虑数据表中的要求、尤其是输入建立时间和保持时间。只要在实际系统应用中保持时序裕度、我们通常就不会出现问题。它假设最大往返 PCB 延迟为 10ns；RT 延迟小于该值时、不应出现问题并为时序提供裕度。

0 admin 3 个月前

TI__Guru**** 2895520 points

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尊敬的 Shreyas：

在读取从 PHY 发送的数据时、我确实考虑了 PHY 内部延迟为 0-20ns、传播延迟为 0-5ns、
一旦 MDIO 数据线上的数据已经有效、CPU 侧的设置时间是否会对读取未损坏数据产生任何影响？
如果是、您可以解释一下 CPU 上的设置时间对于读取 PHY 已经放置在 MDIO 线路上的数据仍然很重要（在遵守 PHY 内部延迟和传播延迟之后）

此致

RT 延迟小于该值应该不会有问题、并为时序提供了裕度。 [/报价]
什么是 RT 延迟？/

0 admin 3 个月前

TI__Guru**** 2895520 points

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嗨、Manisha、

如数据表上的时序条件中所述、输入侧必须满足建立时间和保持时间。数据必须在时钟对线路进行采样之前有效、并且不得在采样期间或采样之后立即切换。只要它们符合 MDIO 行业标准规范、就不太可能做到这一点。 RT 以往返延迟为基准。

0 admin 3 个月前

TI__Guru**** 2895520 points

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最好是在原理图/布局阶段进行时序仿真、然后再将电路板发送给制造厂来了解其是否正常工作。对于 MDIO 等低速接口、通常没有满足时序规格的问题。

处理器（参考译文帖）

处理器（参考译文帖）(Read Only)

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