[参考译文] AM62L：具有 OSPI0_CSN1 的 OSPI0_CLK 所需的所有位设置/配置

尊敬的 Ron：

问题 1： 如果在“砖型板“下 、您表示 AM62L ROM 无法从 连接了 CSN0 的 OSPI 闪存中引导、您是否要指定确切的 引导模式插针设置？  

问题 2： 快擦写闪存 0 和您尝试从 (OSPI、xSPI 兼容 OSPI、QSPI)/ NAND 或 NOR 引导的另一个闪存 1 的类型是什么？

问题 3 当您尝试从 CSN1 上的闪存存储器 1 引导时、是否完全将传统闪存存储器 0 与 OSPI 端口分离。

问题 4 当您从 CSN1 引导时 — 您谈论的是 ROM 引导 SBL 或您的自定义 SBL 从连接到 CSN1 的闪存存储器 1（不受影响）引导另一个软件？

问题 5. 我可以看到、OSPI0_CLK 频率约为 21MHz、对应于 OSPI RCLK=DDR 在 OSPI Tap 166.666MHz 模式下分频为 8、或（如果是写入事务，则处于支持的 PHY 模式之一）。

问题 6. 非砖型闪存的 DQS 引脚是否连接到 AM62L OSPI0_DQS 引脚？  

问题 7 您是否要提供一个更大的示波器图像、其中包含单个 OSPI0_CLK 周期的 DX 和 DY 测量值。  

问题 8. 示波器探头参数（有源/无源，电容，使用或不使用接地弹簧）和示波器参数（最大频率，采样率）是什么？

 要精确地确定设置、请详细说明。 如果在此处无法分享、请随时按 E2E 分享私人消息。

期待您的反馈！  

谢谢你

此致、

Anastas Yordanov   

Q1 — 对于此砖墙板

bootmode15：14 –00 完整引脚数

引导模式 13：1 --保留

BOOTMODE 12：10 -- 011 备用引导模式 UART

BOOTMODE 9：7 -- 111 主引导模式配置、使用 CSN1（在此砖型板上）

BOOTMODE 6：3 --主引导模式选择-- QSPI NOR 器件

BOOTMODE 2：0 -- PLL 配置  -- 25MHz 基准时钟

Q2： CSN0 和 CSN1 位置的 QSPI 类型相同。 通常仅填充 CSN0

QSPI NOR 器件、ISSI、IS25WP256D-JLLE

问题 3 — 是的，CSN0 设备在此砖型板上完全断开。 仅 CSN1 器件连接到处理器

Q4 — 从备份模式（UART、XMODEM/YMODEM 文件）引导、然后引导至板上的 UBoot、然后运行 SF 探针 0：1 --总线 0、CSN1、--  然后需要对 CSN1 上的 QSPI 器件进行编程。 但时钟信号的形状很奇怪、因此 SF 探针命令失败。

Q5 — 第一个命令是 SF Probe 0：1 — 但此命令失败，仅返回 0xFF

Q6、无 DQS 引脚未连接到 CSN0 或 CSN1 上的器件、因为仅使用 QSPI 器件、该类型的器件不需要 DQS 信号。

问题 7、我会关注一个更大的图像、  

Q8、无源 x10 探头（在 10x 模式下、10pF +/–5pF）、  使用接地夹、 RIGOL - DHO924 1.25GSa/s 250MHz

运行 SF 探针 0：1（第一个命令）的翻版板、20ns/div

良好的板、从 QSPI、CSN0、QSPI NOR 器件引导、 相同的范围、 示波器设置 (50ns/div)、示波器探头和接地线夹相同

尊敬的 Ron：

非常感谢您回答我的问题,并更新我们的数据从示波图！

在砖型板（隔离 CSN0 上的 QSPI0 并将新的 QSPI1 连接到 CSN1）上 、我可以看到 OSPI0_CLK 在 1.2V 左右（即 1.2V 偏移）略有波动。 因此、您是正确的、它不会引导、因为时钟无法下拉至可识别的低电平。 就像没有时钟一样。 我怀疑出于某种原因、闪存 CLK 输入端可能会形成电阻分压器。 因此、实际 AM625 OSPI_CLK 输出可以设置为高于闪存存储器 CLK 输入的预期低值。  

与 DQS 类似、也建议在 OSPI0_CLK 线路上使用下拉电阻器。 此外、建议在 OSPI0_CLK 上使用一个 0r 虚拟串联电阻器、作为根据 OSPI 接口硬件设计建议指南实现良好 SI 的初始方法。

问题 8.1 请提供 AM62L.OSPI0 和 QSPI NOR 存储器之间 QSPI 接口的详细示意图吗？ 如果您无法在此处执行此操作、则可以每封 E2E 私人消息将其发送给我。  

Q8.2 可以通过 OSPI0_CLK 处的示波器探头提供类似的示波器图 、但在 AM62L ROM 尝试从CSn0 上的砖型 QSPI 引导时捕获到的初始时间。 形状是否相似 — 即偏移？

问题 8.3 您能否检查 砖型 PCB 上的 OSPI0_CLK 信号路径电子元件值是否与那些正常工作的 PCB 相匹配。  

谢谢

此致、

Anastas Yordanov

尊敬的 Ron：

还有另一个理由让我怀疑工作电路板和非工作电路板之间 OSPI0_CLK 连接可能存在硬件差异。 当您将相同的 NOR QSPI 1 存储器连接到 CSN1（同时从 OSPI 控制器完全分离 QSPI NOR 闪存 0）时、您报告 ROM 加载程序能够以备用 UART 模式引导 U-Boot SPL。 但这意味着 AM625L ROM 无法在 主 QSPI 引导模式 (1-4) 下从 CSN1 上的 QSPI1 存储器引导、因此其会切换到所选的 UART 备用引导模式。 当通过 UART 引导 SPL 时、根据您的 SPL 配置、它 会尝试从 QSPI 闪存 1 引导 U-Boot、但 第二次失败。 所以也许有一个和同样的原因 — 异常的时钟形状。

谢谢

BR

Anastas Yordanov  

8.1) 这里是原理图。 基本上、QSPI NOR 器件与处理器上的相关引脚进行点对点连接。

有一个 10k 下拉电阻器 R3603、 R3602 未组装、因此只有一个电阻器。  

8.2) 在硬板上、当从 CSN1 进行引导时、时钟看起来很好、信号完整性也很好。 这种良好的时钟形状由处理器驱动一段时间。 而不仅仅是几个时钟周期。

但如果您继续观察信号、因为引导操作超时。 OSPIO_CLK 信号停止开关、然后变为高电平逻辑。 然后、基于直流偏置的时钟出现在序列末尾。  这与前面所示的直流偏置上的时钟相同。 示波器、示波器设置相同、接地线夹相同、探头与之前的示波器屏幕截图相同。

然后、问题是：从 QSPI NOR 器件进行主引导时、BootROM 使用哪些设置？  相关的 OSPI0 接口设置或 OSPI0_CLK 配置设置是什么？

8.3) 我检查了一个良好的和砖形的电路板以及  两个电路板之间匹配的所有 OSPI0_CLK 信号路径电子元件值。 我在电路板上找不到任何会减小时钟信号幅度的分压器。

当允许砖型板从 QSPI CSN1 引导时、时钟信号是有效的时钟信号、但仅在启动时直到某个超时为止。 则时钟的形状会发生变化。 电路板上没有会改变由处理器驱动的该时钟信号电气特性的有源/无源电路。