您好！
我有一个具有 C6657和 Altera Cyclone 10 FPGA 的定制板。 我们计划 FPGA 发送写入信号、DSP 接收信号。
我们有一个250MHz 的 SRIO 参考时钟。 并尝试设置 四个具有1.25 Gbaud 的1x 端口。
设置 SerDes 时，我可以锁定 PLL。 (我尝试对其进行轮询，锁定是稳定的)，但在配置接收通道时，我无法使通道正常工作：CSL_SRIO_IsPortOk 对所有4个端口返回 false。
通过查看 串行器/解串器宏状态寄存器(SRIO_SERDES_STS)可以看到 EQOVER 和 EQUNDER 的位打开和关闭、有时 EQOVER 和 EQUNDER 都为高电平。
有什么关于如何调试的建议？
谢谢、
帕维尔
