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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/828414/dra786-dra785---mcan---dpll_gmac_dsp-jitter
您好！
使用 DRA785的客户希望了解 MCAN 的抖动。
为此使用了 DPLL_GMAC_DSP 时钟。
问题：
客户收到 TI 建议、要应用以下设置以实现最佳锁定时间和抖动行为：
乘数 M：50
分压器 N：0
Fdpll =频率×2×M /(N + 1)= 20MHz×2×50 /(0 + 1)= 2000MHz
TI 能否为此设置提供抖动信息？
谢谢、Stefan
您好 Stefan、
我认为我们没有对 MCAN 进行抖动测量。 让我与团队核实一下、然后返回给您。
谢谢、此致、 Vivek Dhande。
德州仪器(TI)(印度) Pvt Ltd
谢谢，还有 DPLL_GMAC_DSP 的抖动测量数据吗？
Stefan
我已要求相关人员提供此数据。
我们针对13位时间间隔的抖动测量结果显示、STDev 为112.8ps、峰间值为1.22ns。 捆扎带的范围为300PS 至450ps。
这些结果在5mbps 时完全处于10.4ns 的最大相位裕度容差范围内。
此致、
Kyle
Kyle、
感谢传递抖动测量结果。 这直接回答了问题编号 1：" 13位时间间隔内的最大 PLL 抖动[ns]"。 另一个10位时间间隔又是怎样的呢？ 这可以通过某种方式从13位时间的测量结果中得出吗？
曼弗雷德
是否存在引发问题的特定问题？ 我们只有13位时间的数据、但考虑到10位时间是 总时间的"在附近"、与13位时间(长30%)相比、我们预计该窗口期间的抖动大致相同。
谢谢、
