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[参考译文] 66AK2H14：SOC 上存在的片上 PLL 总数

admin
Guru**** 2553450 points
Other Parts Discussed in Thread: 66AK2H14

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/599135/66ak2h14-total-onchip-plls-present-on-the-soc

器件型号：66AK2H14

您好！

66AK2H14数据表第1页中提到有五个片上 PLL。 我想知道这些 PLL 是什么。

我对 PLL 感到困惑、因为在浏览数据表和硬件设计指南时、我可能会注意到超过10个 PLL (主 PLL、系统 PLL、ARM PLL、DDR3APLL、DDR3BPLL、 导通 PLL、SRIO PLL、AIF PLL、SGMII PLL、SRIO PLL、PCIe PLL、 超链接0 PLL、超链接1 PLL、XFI PLL、USB PLL 等)。

谢谢、此致、

Madhu。

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    TI__Guru**** 2553450 points
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    您好、Madhu、

    器件数据手册的第10.5节对此进行了说明。 根据本节、有主 PLL、ARM PLL、DDR3A PLL、DDR3B PLL 和导通 PLL。
    硬件设计指南是一个常见文档、它试图包含所有 Keystone II 器件的所有特性、要查看 Keystone II 系列的每个芯片中可用的器件、您应该参阅其特定的数据手册。

    此致、
    Yordan
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    TI__Guru**** 2553450 points
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    Yordan、您好！

    感谢您的回复。

    如果只有5个 PLL：主 PLL、ARM PLL、DDR3A PLL、DDR3B PLL 和导通 PLL、

    您能否告诉我应用的输入时钟：HYP1CLK、HYP0CLK、PCIECLK、SRIOSGMICLK 将如何得到乘法/除法以获得所需的接口频率？

    此致、
    Madhu。
  • 0
    TI__Guru**** 2553450 points
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    马德胡

    正确的是、66AK2H14器件中有许多 PLL。  Yordan 为您列出了 SOC 级 PLL：主 PLL、 ARM PLL、DDR3APLL、DDR3BPLL、PASS PLL。  主 PLL 也称为系统 PLL、因为它为大多数 SOC "系统"逻辑生成时钟。

    如您所示、高性能 SERDES 接口中也有 PLL：SRIO PLL、 SGMII PLL、PCIe PLL、超链接0 PLL、超链接1 PLL、 XFI PLL 和 USB AIF PLL 接口保留在66AK2H14器件中、因此不使用 AIF PLL。  这些 SERDES PLL 是针对这些千兆位 SERDES 接口所需的低相位抖动的专用实施方案。

    我的响应中列出的所有 PLL 都是真正的 PLL、必须进行正确编程并需要适当的输入参考时钟。  DDR3接口还包含每个 IP 宏块中的 DLL、但这些 DLL 不可编程。

    Tom

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    TI__Guru**** 2553450 points
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    您好、Tom、

    非常感谢您提供的信息。

    您能否向我简要介绍 SOC 级 PLL 如何连接到 SerDes PLL？

    数据表的第10.5节(图10-7)说明了 SYSCLK1输出将馈送到所有外设、包括 SGMII、超链接和其他千兆位 SERDES 接口。 因此、我无法理解为什么多千兆位 SERDES 接口具有不同的 PLL。

    提前感谢。

    此致、
    Madhu。
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    TI__Guru**** 2553450 points
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    您好！

    上一帖子的更正：

    数据表的第10.5节(图10-7)说明了 SYSCLK1输出将馈送到所有外设、包括 SGMII、超链接和其他千兆位 SERDES 接口。 因此，我无法理解为什么千兆位 SERDES PLL 需要单独的外部输入。

    此致、
    Madhu
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    TI__Guru**** 2553450 points
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    马德胡

    SYSCLK1及其分离衍生产品被路由到许多 IP 块、包括 SERDES 块、以实现通过内部交换结构进行数据传输。  但是、这些时钟的质量(即相位抖动和精度)不足以 用于 SERDES 数据通信。  此外、不同的 SERDES 接口具有冲突的参考时钟要求。  因此、每个 SERDES 接口都有其自己的基准时钟输入。  这使得客户能够提供他们选择使用的接口所需的时钟质量。

    Tom

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    TI__Guru**** 2553450 points
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    您好、Tom、

    感谢您提供相关信息。

    SERDES 时钟输入还具有可改变频率的 PLL。 这是否会降低时钟质量？

    此致、

    Madhu。

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    TI__Guru**** 2553450 points
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    马德胡

    SERDES PLL 专用于能够将输入基准频率相乘以为 SERDES 逻辑提供时钟、从而使接口满足所需的规格。  它们是 SERDES 电路块的组成部分。

    Tom